$ ynplify ASIC

[CatKing]

linuxluo писал:

...
Когда я resynthesis я использовать исходный файл и WLM выше для создания оптимизированной netlist, и снова STA и п р И до времени закрытия.

Так ли это?

Спасибо.

 

[linuxluo]

Привет, CatKing
Как вы сказали, я использую netlist и SDF полученные от места
И CTG инструменты для resynthesis.Но что же делать обобщения инструмент с ними?только оптимизировать?
оптимизация для ДРК?сроки?
Вы знаете, теперь я запутался.Так ты можешь сказать мне в деталях?
Кстати,
нужно ли использовать netlist и SDF, порожденных путь к resynthesis?
Большое спасибо.

 

[CatKing]

Конечно это для оптимизации сроков.
Для optimiza в маршрутизируются netlist является хорошей идеей, поскольку ILM является реальным делам.но она не может работать, потому что после повторной оптимизации и ОЭС П Р И, в ILM изменил маршрут, потому что есть изменения.

so it's almost have the same accuracy as the estimated ILM of placement, but both of them are better than DC's wireload estimation.

 

[linuxluo]

Привет, CatKing
В вашем контексте,
не ILM равна WLM (провод нагрузки модели)?Что это?

 

[CatKing]

К сожалению, я сделал misatke inthe Предыдущая должность, он должен быть WLM, не ILM (интерфейс Логика модели).
ILM можно сделать DC / PT / PhysOpt запустить быстрее, с меньшими памяти.
Для просмотра подробной информации,
см. документ: Введение в физико Компилятор и ILM потока

 

[FNK]

Проверьте FPGA Компилятор, а ...
Я думаю, что это хорошо

 

[GwarCad]

Я использую $ ynplify ASIC для ASIC лента аутов.

Последняя лента, я принимал участие с я с
Альянс.Это был challence, что я только смогла
fullfill причину я нормально делать аналог вещи, и не полному LVS
о полном дизайн.

Я, что я никогда и постоянно будет стараться
Д.А.
GwarCad

 

[EcraZ]

FPGA компилятор для FPGA тогда DC и $ YN (на) SIC для ASIC

 

[andy2000a]

Я когда-либо использовать
Д.А. / DC, но Synopsys является "старый инструмент или старые algrithm", и я использования
synplicity ASIC ..Мой друг использования magama, другой другу Co сферу применения, поскольку нам нужны дешевые решения ..
и Synopsys "НЕ" это слишком дорого для дизайнера / дизайн дома ..
Если бы мы только дизайн небольшой чип мы не должны DC ..

 

[ARAMIS]

Я хочу задать вопрос, что это возможно RME преобразовать с помощью Synopsys DC в Synplify ASIC,
answaer если да, как же конвертировать DesignWare компонент??

Я попробовать использовать Synplify-ASIC и прочитал руководства, но он не упоминает о каких-либо компонент Designware, что я должен делать??

Большое спасибо

reagrds,
ARAMIS