Verilog RTL обработки прерываний аккуратный н interruprt ясно одновременно нужно?

[wls]

Здравствуйте. Я пишу таймер счетчик с арЬ интерфейс (раб). На каждый счет переполнения или входного сигнала захват, импульса триггер генерируется. Регистр разрешения прерывания, interrrupt зарегистрироваться и ясно регистр прерываний находятся рядом с рабом арЬ? Если ясно регистр установлен (1), прерывание четко и ясно, автоматическая понятно. Как написать Verilog RTL для обработки одновременных сигнала прерывания и четкий сигнал, если оба триггера одновременно. Можно ли дать пример RTL код обработки прерываний ясно и прерывания одновременно. Долгое время я не писал Verilog, большинство забыл. Цените помочь ..... С уважением.

 

[ravurig]

В RTL, опрос для прерывания статус его. Если установить четкие прерывания. Если вы используете "рука" легкая testbench, изменять C-код для добавления рутинной ISR.

 

[wls]

Здравствуйте. Я пишу Verilog testbench, чтобы проверить это? Должны ли мы учитывать предыдущие прерывания и следующего прерывания? Пусть говорят, четкие и Int триггера происходят одновременно. Ясно следует очистить предыдущие прерывания и вызвать Int же время устанавливается настоящим прерывания? Do U есть пример кода Verilog? Я приложил PDF из Int N ясно возможности логики. Int аккуратный устанавливается, когда Int обнаружено, поэтому возможностей она установлена ​​предыдущими внутр. Таким образом ясно должно СЕАР предыдущего и Int аккуратный может быть установлен новый внутр. Как только ясно, ясно Int аккуратный, он будет автоматически ясно. Надежда может дать пример? Thx.