поиск crtitical путь в синтезированных Verilog код

S

sudheerprasad

Guest
привет, я хочу знать, в первую десятку (может варьироваться) критических путей в моей конструкции, может быть сделано в то время как делаешь синтеза в дизайне видения или я должен взять синтезированных Verilog файл и использовать любой другой инструмент Synopsys
 
Да, вы можете найти критические пути, используя дизайн Vision. Посмотрите в руководстве report_timing. report_timing-MAX_PATH 10 сообщит 10 худших путей на временные группы.
 
Вы должны синтезировать схему, а затем найти самый длинный путь в зависимости от слабину ... встретились или отрицательном .. и времени прибытия разн. след ...
 
Вы можете использовать любой дизайн компилятора (DC) или прайм-тайм (PT) в синтезе сценарий, написать DDC список соединений формате (так, что ограничения, внедренные в DDC файл), как только вы закончите с синтезом и породила DDC файла, чтения это в любом постоянного тока или PT. затем сделать report_timing-nworst 10-max_paths 10. это даст 10 лучших критических путей (с самым большим отрицательным слабину, или с наименьшим положительным слабину, если она проходит времени)
 
мы можем findout путей, имеющих положительную макс слабину то есть хотя бы отложить
 
Вы можете экспериментировать с-slack_greater_than возможность report_timing
 

Welcome to EDABoard.com

Sponsor

Back
Top