G
grubby23
Guest
Привет
У меня есть простой VHDL борьбе Modul, что я хочу, чтобы отлаживать с ChipScope 7.1 на борту Virtex II:
Библиотеки IEEE;
использование IEEE.std_logic_1164.all;
использование IEEE.std_logic_unsigned.all;
лицо верху
Порт
(
CLK: в std_logic: = 0;
Центр: из std_logic_vector (3 DOWNTO 0)
);
верхний конец;
Архитектура ведут себя по верху
Сигнал счетчика: std_logic_vector (31 DOWNTO 0): = (другие => 0);
начинать
Процесс (CLK)
начинать
если (CLK событие и CLK = 1), то
Счетчик <= Counter 1;
End If;
конце процесса;
Центр <= счетчиком (31 DOWNTO 2
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Круто" border="0" />
;
конец себя;
Я синтезировать этот модуль с XST 7,1, а затем я могу генерировать значок с ChipScope Generator.Я генерировать АМП с TRIG0 где курок шириной 8, тип соответствия: расширенная и количества соответствуют единицы 1.Такие возможности, как включить Trigger последовательностей, хранения квалификация и Тигра
выходной порт был отключен.Данные глубиной 512 пробы и данные шириной 16 битов в то время как данные не же, как триггер!
Потом добавляю новые chipscope.cdc источник моего ISE проекта и дважды щелкните его для запуска ChipScope Core Inserter.JTAG часов BUFG Размещение включен.В сети связей подключиться к clk_BUFG тактового сигнала,
триггера сигналы, которые затем нижние 8 битов счетчика, т.е. счетчик [7 .. 0] и данные сигналы нижних 16 бита счетчика, т.е. счетчик [15 .. 0].В процессе свойств говорю XST использовать как часы JTAG FPGA Start-Up clock.I Пуск Implemeent процесс проектирования, и я вижу, что начинает ChipScope inserterlauncher.
Я просто получить одно предупреждение:
Сроки: 2666 - ограничение игнорируется: путь "TS_U_D_path" TIG;
Я использую то ChipScope анализатор для загрузки генерируемых разрядных файлов на
ПЛИС.Анализатор мне подсказывает, что одним ключевым подразделением 1 была найдена в устройстве JTAG цепочки.Я нажимаю затем инициировать немедленное поэтому некоторые данные должны быть возвращены immerdiatelly.К сожалению, я так и вижу, устройство 1 Группа 0: Ожидание основного быть вооружены, замедлить или остановить часы в статусе и в форме сигнала она говорит мне: "Ожидание загрузки".Через 2 минуты я нажимаю кнопку "Стоп и говорит: Error - устройство 1 группы 0: Загрузить команде не удалось - нет новых данных.
Любая идея, где эта проблема может быть?Был бы очень благодарен за обратную связь
У меня есть простой VHDL борьбе Modul, что я хочу, чтобы отлаживать с ChipScope 7.1 на борту Virtex II:
Библиотеки IEEE;
использование IEEE.std_logic_1164.all;
использование IEEE.std_logic_unsigned.all;
лицо верху
Порт
(
CLK: в std_logic: = 0;
Центр: из std_logic_vector (3 DOWNTO 0)
);
верхний конец;
Архитектура ведут себя по верху
Сигнал счетчика: std_logic_vector (31 DOWNTO 0): = (другие => 0);
начинать
Процесс (CLK)
начинать
если (CLK событие и CLK = 1), то
Счетчик <= Counter 1;
End If;
конце процесса;
Центр <= счетчиком (31 DOWNTO 2
<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Круто" border="0" />
;
конец себя;
Я синтезировать этот модуль с XST 7,1, а затем я могу генерировать значок с ChipScope Generator.Я генерировать АМП с TRIG0 где курок шириной 8, тип соответствия: расширенная и количества соответствуют единицы 1.Такие возможности, как включить Trigger последовательностей, хранения квалификация и Тигра
выходной порт был отключен.Данные глубиной 512 пробы и данные шириной 16 битов в то время как данные не же, как триггер!
Потом добавляю новые chipscope.cdc источник моего ISE проекта и дважды щелкните его для запуска ChipScope Core Inserter.JTAG часов BUFG Размещение включен.В сети связей подключиться к clk_BUFG тактового сигнала,
триггера сигналы, которые затем нижние 8 битов счетчика, т.е. счетчик [7 .. 0] и данные сигналы нижних 16 бита счетчика, т.е. счетчик [15 .. 0].В процессе свойств говорю XST использовать как часы JTAG FPGA Start-Up clock.I Пуск Implemeent процесс проектирования, и я вижу, что начинает ChipScope inserterlauncher.
Я просто получить одно предупреждение:
Сроки: 2666 - ограничение игнорируется: путь "TS_U_D_path" TIG;
Я использую то ChipScope анализатор для загрузки генерируемых разрядных файлов на
ПЛИС.Анализатор мне подсказывает, что одним ключевым подразделением 1 была найдена в устройстве JTAG цепочки.Я нажимаю затем инициировать немедленное поэтому некоторые данные должны быть возвращены immerdiatelly.К сожалению, я так и вижу, устройство 1 Группа 0: Ожидание основного быть вооружены, замедлить или остановить часы в статусе и в форме сигнала она говорит мне: "Ожидание загрузки".Через 2 минуты я нажимаю кнопку "Стоп и говорит: Error - устройство 1 группы 0: Загрузить команде не удалось - нет новых данных.
Любая идея, где эта проблема может быть?Был бы очень благодарен за обратную связь