Xilinx8.2 ошибку в тексте Место & RouteSimulationModel-60P награда

[Guest]

Я новичок в области проектирования FPGA - Я не очень заинтересован в ней, но у нас это есть на одну обязательного предмета по колледжа.Ниже кода моей программы VHDL.Поведенческая симуляции работы хороши, должность и место моделирования модель маршрут был создан успешно, но когда я создаю испытательном стенде сигнала за место пост и маршрут моделирования и хотим, чтобы имитировать его, я получил эту ошибку:ОШИБКА: Симулятор: 29 - на 0 Н.С.: Не удается найти иерархическое имя\ Y <1> / OUTPUT/OTCLK1INV.В дополнение к этой ошибке, Сводном докладе содержатся два предупреждения Msg's:ВНИМАНИЕ: XST: 737 - Найдено 4-битный защелка сигнала <Y>.ВНИМАНИЕ: XST: 737 - Найдено 1-битный защелка сигнала <init>.Код программы:
Код:Библиотеки IEEE;

использование IEEE.std_logic_1164.all;

использование IEEE.STD_LOGIC_ARITH.ALL;

использование IEEE.STD_LOGIC_UNSIGNED.ALL;лицо является Zadanie

Порт (CLK, стоп, сброс: в std_logic;

Y: из std_logic_vector (3 DOWNTO 0): = "0000";

Z: из std_logic_vector (1 DOWNTO 0): = "00");

Zadanie конца;Архитектура STRUCT из Zadanie являетсяначать pocitanie: Process (CLK, стоп, сброс)переменную C: Integer диапазоне от 0 до 15;

Переменная Init: std_logic;

Переменная переполнение: Integer диапазоне от 0 до 3;начинать

если (Reset = '1 '), то

Init: = '0 ';

C: = 0;

Переполнение: = 0;

Y <= "0000";

Z <= "00";

ELSIF (STOP = 1 "и" Init = '0 '), то

Init: = '1 ';

Если C <= 1, то

Y <= "0000";

еще

C: = (C-2);

Y <= conv_std_logic_vector (C, 4);

End If;

ELSIF (CLK = '1 'и clk'event и Init = '0'), то

Если C = 15 тогда

C: = 0;

Переполнение: = (переполнение 1);

End If;

C: = (C 1);

Z <= conv_std_logic_vector (переполнение, 2);

End If;

конце процесса;Конец структуры;

 

[master.ro]

Здравствуйте!
Может быть, лучше сказать нам, что вы хотите сделать.
Что кино машины вы хотите реализовать?
Вы из Румынии?

 

[Guest]

основная функция которых уже говорилось в предыдущем посте.Схема чувствительными к clk'event.Входы и выходы легко читаемым из программы.Переменная "C" увеличивается на единицу после каждого clk'event, "Overflow" увеличивается после C = 15."Init" установлен после остановки сигнала прибыли, в целях предотвращения дальнейшего подсчета голосов.Перед схема прохода сигнала на выходе "Y", с фактическим значением "С" отсчитывать число "2".Таким Y = C-2.Не знаю, что еще нужно?
Проблема была решена вне