Weird проблемы.

[adamsogood]

Привет, банды

Я работаю по РДР контроллер памяти ориентации xc4vfx60-10 с MT46V32M16P-5B.В инструментов Xilinx MIG17.

Во-первых, я разработал контроллер памяти (16bits) за одну MT46V32M16P-5B только чип.Он работает нормально.Тогда я разработал контроллер памяти (32bits) за два MT46V32M16P-5B фишек.Второй (32 бита) не работает.

Однако, если я скачать 16bits контроллер памяти, а затем скачать 32bits контроллер, 32-бит контроллер начинает работать неправильно.

Что может быть проблема?FPGA инициализации или сроков или ....???

Пожалуйста, сообщите ..Спасибо ..:

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Нейтральная" border="0" />

 

[Guest]

Как ваш КСП след матчей??У вас есть надлежащего прекращения серии / вырывать резисторах??Вы ЛЭП красивым и чистым??

 

[adamsogood]

1.
Как ваш КСП след матчей??

Я предположил, что они совпадают.Поскольку Есть 8 MT46V32M16P-5B фишек на моем ПКС.Все остальные шесть MT46V32M16P-5B фишек работает нормально.2.
У вас есть надлежащего прекращения серии / вырывать резисторах??

Я так думаю.Поскольку МДЗД включен на Xilinx FPGA сторона при надлежащем прекращенных ставятся на РДР памяти стороне.3.
Вы ЛЭП красивым и чистым??

Я предположил, они достаточно хороши, поскольку Есть шесть MT46V32M16P-5B чип работает на той же КСП.

благодарю вас за ваше время.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Очень веселый" border="0" />

 

[Guest]

Что вы имеете в виду, она не работает?Что же такое симптомы?

Я хотел бы загрузить оба 16 и 32 контроллера, чтобы эта система работала.Затем выйти из сферы применения и начать смотреть на сигналы о 32-разрядной стороной.Ознакомьтесь с контролем сигналов и часами раньше.Посмотрите РАН, CAS, CS, мы и CLK.Эти указания должны быть импульсы все время из-за освежить циклов.Активная часть контроля сигнала должно быть примерно по центру растет краю проезжей части CLK.Посмотрите на CKE или часы позволить.Она не должна быть пульсирующей, но должен быть постоянным активным высок, я считаю.После того, как вы знаете, что все эти сигналы выглядеть, когда его работы, перезагрузите систему и лишь 32-битный контроллер.Теперь посмотрим на сигналы, и посмотреть, чего не хватает.

Если бы мне пришлось сделать диких догадаться, я думаю, что обе версии пытаются использовать один и тот же DCMS.Тем не менее, только 16-разрядные версии DCM настройки, поставить часы на правой этапа.Что произойдет, если вы загрузите, то в другом порядке.У обоих работу или обоих Fail?

Если контроль и сигналы выглядят одинаково в обоих рабочих и рабочих дел,
а затем она должна быть проблема с генерации адресов и данных, или перенести эти данные, адрес и автобусов в FPGA.Такого рода вещи более трудно диагностировать.Наилучший способ заключается в том, чтобы заставить FPGA в цикл чтения или записи тот же адрес.Это дает более стабильную структуру посмотреть на сферу.

На самом деле эта система работает с обоими контроллерами загружен, как мне представляется, указывает на логические проблемы в FPGA.Если 32-битный контроллер работает прочно, когда обе контроллеры загружаются, я думаю, что след длиной и линии электропередач находятся в ясной.

Как о попытке запустить только 32-битная версия в ModelSim?Это должно дать вам представление о том, является ли выход переключения и правильно ли он идет путем надлежащего инициализации последовательности.Вы даже можете получить Verilog симуляции модели РДР драм за свободную от микрон.Я использовал это с большим успехом в симуляции.В Микрон модели могут быть настроены на то, что сказать, вы сделали правильный и частей, которые вы нарушать.В откликнется с тем, что он приходит к выводу о режиме Регистрация набор
и т.д.

 

[adamsogood]

1.
Что вы имеете в виду, она не работает?
Что же такое симптомы?Я пришел с конструкцией, которая заставила FPGA в WRITE-READ-петля.

comes out for one bank's 32-bit DDR controller.

Затем, не читает данные
выходит на один банк
в 32-битных контроллера РДР.Моя аппаратного теста заключается в следующем:

1).

FPGA and eight MT46V32M16-5B
DDR chips on the PCB.

Аппаратная конфигурация: один XC4VFX60 FPGA-10
и восемь MT46V32M16-5B
РДР чипы на печатных плат.Каждый MT46V32M16 РДР-5B 16 бит данных;
2).

controller design is for 16bits
only.

Моя 1
контроллер дизайн для 16bits
только.В 16bits контроллер работает нормально для всех восьми MT46V32M16 РДР чипы с точки зрения чтения данных из READ WRITE-петля;
3).

controller design is for 32 bits
only. Two of eight
MT46V32M16 DDRs are combined to support 32 bits
of data.

Моя 2
контроллера дизайн для 32 бит
только. Двое из восьми
MT46V32M16 DDRs объединяются для поддержки 32 бит
данных.

.

Таким образом, я получил четыре РДР банков из 32 бит каждый,
т.е. bank1, bank2, bank3 и bank4. Каждый банк состоит из двух чипов MT46V32M16 РДР.Я проверял bank1, bank2, bank3 и bank4 indivisually,
то есть только один контроллер памяти (или 16 бита или 32 бита) загружается в FPGA каждый раз.Результаты: все банки работают на 16-битный контроллер; для 32-битных контроллера, bank1, bank2 и bank4 работает правильно, а bank3 не работает.Для тестирования кода разных банках, ничего не изменилось к VHDL код, однако сдерживающим файлов каждого банка контроллер дизайн (в силу различных Сцепляющий мест).Однако, если я скачать bank3 16-битный контроллер памяти,
а затем загрузить bank3 32-битный контроллер памяти переписать 16-битный контроллер памяти FPGA конфигурации, 32-битный контроллер на bank3 начнет работать в плане READ WRITE-петля ;2.
Затем выйти из сферы применения и начать смотреть на сигналы о 32-разрядной стороной.

Конечно.Это хороший момент.Я держать вас в курсе происходящего.3.If мне пришлось сделать диких догадаться, я думаю, что обе версии пытаются использовать один и тот же DCMS.
Тем не менее, только 16-разрядные версии DCM настройки, поставить часы на правой этапа.
Что произойдет, если вы загрузите, то в другом порядке.
У обоих работу или обоих Fail?

Да.Обе версии, используя тот же DCMS.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Очень веселый" border="0" />

.4.
Если 32-битный контроллер работает прочно, когда обе контроллеры загружаются, я думаю, что след длиной и линии электропередач находятся в ясной.

Вы поймите мое состояние здесь.Я загрузил только один контроллер в то время,
и 16-битных контроллера постоянно работаем в то время как 32-битный контроллер работает для всех банков, кроме bank3.Но 32-битный контроллер начинает работу над bank3 если я скачать FPGA файлы следующим образом:
сначала загрузить 16-битный контроллер для bank3,
а затем загрузить 32-битный контроллер переписать 16-битных контроллера.Одним словом, каждый раз, только один контроллер внутри FPGA.5.
Как о попытке запустить только 32-битная версия в ModelSim?
Это должно дать вам представление о том, является ли выход переключения и правильно ли он идет путем надлежащего инициализации последовательности.

что это хороший момент.Но, как я сказал ранее, 32-битный контроллер работает на все банки, кроме банка 3.единственное различие в разных банках являются Сцепляющий уступок в сдерживающим файлов.это действительно диск мне НАЕС ...

Спасибо за вашу помощь ...

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Очень веселый" border="0" />

 

[Guest]

Хорошо, что теперь мы знаем, что все банки, а три банка работают в режиме 32 бит,
то вопрос становится то, что между разными банками 1,2,4 и банк 3.
1.У банков разделяют тот же адрес, контроля и данные строки?Или каждому банку отдельно интерфейс?Если они имеют какие-либо линии, то эти линии могут быть ликвидированы как возможность.В общей системе, только CS, чип выбрать и CKE, часы позволяют зачастую уникальные для конкретного банка.Остальная часть сигналов зачастую общего.

2.Если интерфейсы являются уникальными, я хотел бы начать с открытием 32-битный дизайн в FPGA редактора.Перейти к IOBs и сравнить банковские 3 сигналов в банк 2 сигналов на такие вещи, как адрес, контроля и данных.

3.При перезаписи 16-битный контроллер с 32-битных контроллера, вы делаете полный стереть, или только частично перенастроить?Похоже, она является лишь частичной перенастроить.Если это так, то я бы двойной и тройной проверить UCF файл.Обратите внимание на то, что Xilinx не флаг избыточных элементов в UCF файл.Таким образом, спустя ограничений и переопределяют ранее в этом файле.Я хотел бы открыть PAR доклад для X16 и x32 разрядных версий и сравнить логику семье и на сайте номер для всех сигналов в банке 3.

3.Моделирование может быть полезным.Вам нужно всего лишь имитация, что банк не работает.При том, что банк работает штрафом в симуляции, то он действительно указывает на проблемы с UCF файл.ПИН-и ограничения в части, не используются в функциональных моделирования.