VHDL ISE: ошибка многих источников о Signa tmpW (99) ????,

[voho]

Привет всем Thank's заранее

Когда я синтезировать мое я нашел Код ошибки:

Библиотеки IEEE;
использование IEEE.std_logic_1164.all;
использование IEEE.STD_LOGIC_ARITH.ALL;
использование IEEE.STD_LOGIC_UNSIGNED.ALL;

- сдвиг
лицо сдвиг
порта (
С ALOAD: в std_logic;
С.И.: В std_logic: = '0 ';
D: в std_logic_vector (99 DOWNTO
0): = X "0000000000003FFFFFFFFFFFF";

tmpW: из std_logic_vector (99 DOWNTO 0);
SO: из std_logic);
конце смены;

архитектура Archi от сдвига
Сигнал TMP: std_logic_vector (99 DOWNTO 0);
начинать
Процесс (C, ALOAD, D)
начинать
если (ALOAD = 1), то
TMP <= D;
ELSIF (C события и С = 1), то
TMP <= TMP (98 DOWNTO 0) & SI;

End If;
конце процесса;
SO <= TMP (99);
tmpW <= TMP или D;
Арчи конца;
Извините, но Вы должны Войти для просмотра этой привязанности

 

[nand_gates]

Код выглядит нормально!Попробуйте синтеза с SyniplifyPro.Она будет работать!
Кстати, который Xilinx устройства регистрации УР ориентацию?

 

[Sp]

Я использовал Альтера Qu (AT) rtus II N составлен ...Также не найдены проб ...

Код:

Библиотеки IEEE;

использование IEEE.std_logic_1164.all;

использование IEEE.STD_LOGIC_ARITH.ALL;

использование IEEE.STD_LOGIC_UNSIGNED.ALL;- сдвиг

лицо сдвиг

порта (

С ALOAD: в std_logic;

С.И.: В std_logic: = '0 ';

D: в std_logic_vector (99 DOWNTO 0): = X "0000000000003FFFFFFFFFFFF";tmpW: из std_logic_vector (99 DOWNTO 0);

SO: из std_logic);

конце смены;архитектура Archi от сдвига

Сигнал TMP: std_logic_vector (99 DOWNTO 0);

начинать

Процесс (C, ALOAD, D)

начинать

если (ALOAD = '1 '), то TMP <= D;

ELSIF (C'event и С = '1 '), то TMP <= TMP (98 DOWNTO 0) & SI;

End If;

конце процесса;SO <= TMP (99);

tmpW <= TMP или D;Арчи конца;