VHDL кода (7,4) циклической генерации кода

[pardhu]

Привет друзья я утром pardha saradhi ...... я выполнил следующий код, но появляется сообщение об ошибке префикса события атрибута 'должен быть статическим имя сигнала ".Пожалуйста, помогите мне устранить эту ошибку синтаксиса .... Thank UПоведенческая архитектура является циклической
Сигнал K, L, R1, г0, r0i, r0o, r1i, r1o, r2i, R2O: std_logic;

начинать
процесс (D, G, часы)
Функция and_2 (i0, i1: std_logic) является возвращение std_logic
начинать
возвращение (I0 и I1);
and_2 конца;
Функция xor_2 (i0, i1: std_logic) является возвращение std_logic
начинать
возвращение (i0 XOR I1);
xor_2 конца;
Функция dffp (CLK, i0: std_logic) является возвращение std_logic
Переменная O: std_logic;
начинать

если (clk'event и CLK = '1 '), то
O: = i0;
О другом: = '0 ';
End If;
О возвращении;
dffp конца;

начинать
К2О <= '0 '; r0i <= '0'; r1i <= '0 '; r2i <= '0'; r0o <= '0 '; r1o <= '0';
я в 3 DOWNTO 0 петля

r0i <= xor_2 (D (I), К2О);
г0 <= r0o;
r0o <= dffp (часы, r0i);
K <= and_2 (G (1), r0i);
r1i <= xor_2 (K, г0);
R1 <= r1o;
r1o <= dffp (часы, r1i);
L <= and_2 (G (2), r0i);
r2i <= xor_2 (L, R1);
К2О <= dffp (часы, r2i);
конец цикла;
V (6) <= r0o, V (5) <= r1o, V (4) <= R 2 O, V (3) <= D (3);
V (2) <= D (2), V (1) <= D (1), V (0) <= D (0);
конце процесса;
Поведенческая конца;

 

[Guest]

Ошибка вы ссылаетесь в том, что вы используете CLK названием 'вместо того, чтобы ваш сигнал названием' Часы 'чувствительности список вашего процесса.
Вот 'Синтаксис контролироваться "версию Вашего кода (реализация не удается).Я добавил некоторые сигналы, поэтому он может скомпилировать (я предполагаю, отсутствуют сигналы в "лицо" вашего кода.

Код:

-------------------------------------------------- --------------------------------

- Компания:

- Инженер:

--

- Дата создания: 09:29:54 07/04/2009

- Дизайн Имя:

- Имя модуля: Тест - Поведенческая

- Название проекта:

- Целевая Devices:

- Tool версии:

- Описание:

--

- Зависимости:

--

- Редакция:

- Редакция 0.01 - File Created

- Дополнительные комментарии:

--

-------------------------------------------------- --------------------------------

Библиотеки IEEE;

использование IEEE.std_logic_1164.all;

использование IEEE.STD_LOGIC_ARITH.ALL;

использование IEEE.STD_LOGIC_UNSIGNED.ALL;---- Раскомментировать следующую Декларацию библиотеке, если экземпляр

---- Любой Xilinx примитивы в этом кодексе.

- Библиотека UNISIM;

- использование UNISIM.VComponents.all;Испытание является лицом

конец испытания;Поведенческая архитектура панциряСигнал D: std_logic_vector (3 DOWNTO 0);

Сигнал G: std_logic_vector (2 DOWNTO 0);

Сигнал V: std_logic_vector (6 DOWNTO 0);

сигнал синхронизации: std_logic;Сигнал K, L, R1, г0, r0i, r0o, r1i, r1o, r2i, R2O: std_logic;начинать

процесс (D, G, часы)

Функция and_2 (i0, i1: std_logic) является возвращение std_logic

начинать

возвращение (I0 и I1);

and_2 конца;Функция xor_2 (i0, i1: std_logic) является возвращение std_logic

начинать

возвращение (i0 XOR I1);

xor_2 конца;Функция dffp (CLK, i0: std_logic) является возвращение std_logic

Переменная O: std_logic;

начинатьесли (clock'event и часы = '1 '), то

O: = i0;

О другом: = '0 ';

End If;

О возвращении;

dffp конца;начинать

К2О <= '0 '; r0i <= '0'; r1i <= '0 '; r2i <= '0'; r0o <= '0 '; r1o <= '0';

я в 3 DOWNTO 0 петля

r0i <= xor_2 (D (I), К2О);

г0 <= r0o;

r0o <= dffp (часы, r0i);

K <= and_2 (G (1), r0i);

r1i <= xor_2 (K, г0);

R1 <= r1o;

r1o <= dffp (часы, r1i);

L <= and_2 (G (2), r0i);

r2i <= xor_2 (L, R1);

К2О <= dffp (часы, r2i);

конец цикла;

V (6) <= r0o, V (5) <= r1o, V (4) <= R 2 O, V (3) <= D (3);

V (2) <= D (2), V (1) <= D (1), V (0) <= D (0);

конце процесса;Поведенческая конца;