Verilog / Sysverilog стенде Вопрос

[Digital-L0gik]

Я пишу на испытательном стенде для DUT я разработаны.Тем не менее, я хотел бы использовать флаг сигнализирует о том, что находятся в иерархии DUT на испытательном стенде уровня для начала несколько процедур тестирования.Эти сигналы флага не являются частью моей первичного ввода /
вывода для DUT.Как я могу использовать эти DUT низком уровне сигнала в моем высоком уровне стенде?
Последний раз редактировалось: Digital-L0gik 21 февраля 2009 6:17; всего редактировалось 1 раз

 

[Anant]

Если вы хотите использовать RTL сигнал о том, что не вышли на булавку.Вы должны к нему иерархически в testbench.

 

[Digital-L0gik]

Да я слышал о том, что делать, но я не уверен, что синтаксис этого делать.Это, как вы это делаете?Будет ли это работать на признаки того, что даже ниже, чем DUT?

Код:Модуль Y (...);

.....

рег flag1;endmodule: Yмодуль X (...);

.....

рег flag2;Y I1 (....) / / инстанцирует Yendmodule: X//--------------------------------------------

Модуль xtb ();

х I (....); / / инстанцирует DUT.всегда @ (i.flag2 или i.i1.flag1)

случае (i.flag)

....endmodule: xtb

 

[ljxpjpjljx]

точно так же, как общего пользования в С.В., можно получить сигнал в разработке!

 

[Guest]

Например, если у вас есть файл testbench как top.v где у DUT обработан, и в том, что у DUT хотят получить доступ к регистру Х в блоке blka

Затем у необходимо использовать top.dut.blka.x (вы можете использовать силу N релиз менять независимо какие вынуждены X)

надеюсь, что это помогает четкое понимание

 

[Digital-L0gik]

Спасибо за помощь, очевидно, прямо сейчас!

 

[fpga_asic_designer]

ПРА привет, я согласен с вашей точкой.но я думаю, что такого рода выражения могут применяться только для verilog.

wut должны быть использованы для VHDL?Я знаю, в ncsim можно использовать некоторые специальные функции, но оно может быть признано лишь с ncverilog.ПРА писал:

Например, если у вас есть файл testbench как top.v где у DUT обработан, и в том, что у DUT хотят получить доступ к регистру Х в блоке blkaЗатем у необходимо использовать top.dut.blka.x (вы можете использовать силу N релиз менять независимо какие вынуждены X)надеюсь, что это помогает четкое понимание

 

[Guest]

Я не уверен, на VHDL, но я же там будет в этом случае он становится очень трудно проверить крупные проекты в VHDL.
Лот из EDA компании будут использовать VHDL для их конструкции тоже ...
Может быть, кто-то в р эксперт VHDL может рассказать вам об этомfpga_asic_designer писал:

ПРА привет, я согласен с вашей точкой.
но я думаю, что такого рода выражения могут применяться только для verilog.wut должны быть использованы для VHDL?
Я знаю, в ncsim можно использовать некоторые специальные функции, но оно может быть признано лишь с ncverilog.
ПРА писал:

Например, если у вас есть файл testbench как top.v где у DUT обработан, и в том, что у DUT хотят получить доступ к регистру Х в блоке blkaЗатем у необходимо использовать top.dut.blka.x (вы можете использовать силу N релиз менять независимо какие вынуждены X)надеюсь, что это помогает четкое понимание