Verilog кодирования стиля вопросы

[Guest]

Привет,
У меня несколько вопросов по verilog кодирования стиле.

Какая лучше с точки зрения скорости / области синтеза?
Вопрос 1:
a.Я могу создать несколько небольших функций, таких как функции, которые будут делать добавить функцию, которая будет делать умножение.Так что каждый раз, когда мне нужно сделать некоторые умножения (пример),
то я могу только назвать эту функцию.
B.Или я могу сделать умножения / дополнение просто в код без использования функций.

Вопрос 2 (в связи с вопросом 1):
a.Используйте функцию.
B.Использование подмодуль.

Вопрос 3:
a.всегда @ (posedge CLK)
A <= B C;
B.присвоить D <= B C;
всегда @ (posedge CLK)
A <= D;

Вопрос 4:
a.если (B == 3'b111)
.........
B.назначить = &b;
если (а)
.........Спасибо заранее!

Джефф

 

[Guest]

OK!Первые сведения о том, что хороший стиль кодирования, может варьироваться от одной FPGA семейства к другому.Так
см. синтезатора инструмент документа, чтобы найти больше.
Но по поводу вашего вопроса:
1.Вы можете сделать это.Но только вы можете использовать * для умножения.На устройствах, таких как Virtex-II и Spartan-III, это будет обобщена в Встроенные умножители.
2.Я советую использовать подмодулей.
3.Нет разницы!
4.Нет разницы!

Практический путь, чтобы найти ответы на эти вопросы заключается в том, чтобы написать простой код, и изучить их синтеза.Потом увидите результат цепи!

 

[z81203]

минами мнение по логике, использование подмодуль, для стимула,
воспользуйтесь функцией.