Verilog вопроса

[gold_kiss]

Что произойдет, если `сроки различны в разных файлах такой же конструкции?Я имею в виду сказать, что наши дизайн 4 файлов inall.А в 2 из них я указать `timesacle 1ns/1ps
и оставшиеся 2 файла указать `сроки как ценность как` сроки 100ns/10psЛи мой дизайн итоге давая неправильные результаты?Или я получаю ошибки при моделировании?

Ура,
Gold_kiss

 

[Guest]

Почему бы вам не попробовать и посмотреть?

Active HDL ранних версиях было занято низкая точность для всего дизайна ....

 

[z81203]

i remember you would got a warning.

это зависит вы верхнем уровне файла (возможно, стимулы файла).

 

[Guest]

Я думаю, никаких проблем, если все файлы (в том числе библиотек) имеет сроки.Однако, если Verilog библиотека (со временем Infor), не содержащие информацию сроки, порядок файлы могут иметь влияние на результаты моделирования.Однако, чем больше defference между единицу времени и времени pricision, тем больше времени займет Тренажер для выполнения моделирования.

 

[eexuke]

Тренажер будет поднимать предупреждения под эту ситуацию, но это не имеет значения.
Как правило, масштаб времени в дизайне RTL не очень критически или accurate.You уж лучше платить больше времени на предварительно макет & Post-макет simulation.That 'S смысла.

 

[pahol]

Я думаю, что лучшим способом, вы должны получить оценку тренажера и протестировать его.

 

[Guest]

В Verilog, директив компилятора, как `сроки, применяется на файловых границы.Директива, по сути, пока не отменены последующими `сроки директива компилятора.

Например, рассмотрим следующие 3 файла:

А.В.
====
`сроки 1ns/1ns
Модуль;
...
ENDMODULE

BV
===
`сроки 1ps/1ps
Модуль B;
...
ENDMODULE

CV
===
Модуль C;
...
ENDMODULE

Итак, если вы обобщить эти файлы в порядке
А. Б. CV
затем модулем C будет иметь сроки от 1ps/1ps, те же сроки в качестве модуля В, которые перед ним появляется в файле порядка в командной строке.

Если обобщить эти файлы в порядке
А. В. CV BV
затем модулем C будет иметь сроки от 1ns/1ns, те же сроки в качестве модуля которая появляется перед ним в порядке файла в командной строке.

Чтобы избежать этой зависимости файлов тем и проблем, которые могут возникнуть в результате, оно настоятельно рекомендуется включать сроки директивы каждого источника Verilog файла.

 

[g3nster]

Я думаю, что все зависит от Top Module уровня и belivev что тренажера будут жаловаться

 

[farmerwang]

Симулятор не изменит `сроки пока не столкнулись с новой, поэтому моделирование результат зависит от порядка файла вы собрали.Если вам симулировать с НК-Verilog, первый файл должен иметь `сроки Директивы, если любые ваши файлы содержат` сроки директиву.