SystemVerilog3.0 стандарт

[joe2moon]

Кто SystemVerilog 3.0 стандарта. PDF файл?
Пожалуйста, пришлите мне PM.
Большое спасибо.

---------------<<< Цитата от $ ynopsys Новости >>>-----------------------
Syn0psys объявила о своей поддержке SystemVerilog 3.0 и пожертвования из нескольких технологий Accellera для SystemVerilog версии 3.1.
(11 июня, 2002)

Accellera диски автоматизации электронного дизайна (EDA) стандартов,
которые повышают языка
на основе разработки для автоматизации процесса.

Пожертвования включать
1) testbench возможности моделирования,
2) OpenVera утверждений,
3) C / C интерфейс и модель
4) охват интерфейс прикладного программирования (API),
который содержит ссылки на покрытие метрики.

1) OpenVera testbench конструкций помочь инженерам быстро и
легко разрабатывать testbenches в Verilog языка.
Эти testbench конструкций включают: динамических объектов, таких как классы;
Встроенный в testbench примитивами, как почтовые ящики;
и продвинутый контроль конструкций, таких, как вилка-присоединяется и триггеры.

2) OpenVera утверждения позволяют пользователям писать протокол шашки для динамического моделирования и свойства уровне регистровых передач (RTL) формального анализа.
Это способствует утверждению возникающих
на основе методологии проверки.

3) C / C модель интерфейс упрощает связь C / C или модели модулей непосредственно в Verilog симуляции.
Это обеспечивает более эффективное моделирование когда полная видимость
в Verilog API не является необходимым.

4) охват API определяет процедурный интерфейс, что позволяет пользователям и разработчикам EDA инструмент имеет последовательный метод доступа к охвату показателей.

 

[Guest]

Я надеюсь, вы все еще ищете его ....

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Улыбка" border="0" />http://www.ovi.org/SystemVerilog_3.0_LRM.pdf

веселиться
Авденаго

 

[joe2moon]

Accellera подталкивает к 'единой утверждений "(6
декабря 2002)

В Accellera стандартов организации собирается объединить несколько утверждений
которые могут быть использованы в различных инструментов.
Accellera законопроекты, как первый в отрасли
аппаратные разработки и проверки язык (HDVL).

Единый утверждения свяжет
1) Accellera имущества спецификации языка (ПДП),
2) SystemVerilog 3.1 и
3) Открытое Контрольной библиотека (OVL).

В качестве "первого HDVL", он будет "совмещать
1) мощный утверждениям,
2) создание testbench,
3) прямая C интерфейс и
4) на высоком уровне абстракции.В настоящее время SystemVerilog 3.0 имеет утверждений, полученных в результате
1) Superlog языка, и
2) Synopsys "Открыть Вера Утверждения (OVA).
Единый утверждениям, он сказал, будет выступать в качестве ядра PSL.

Утверждение о возможности в SystemVerilog 3.1 будет гораздо более полным, чем
в то, что в 3.0, такие как
1) одновременных утверждений,
2) динамическую переменную построить для одновременной оценки и
3) "утверждение шаблон", который может быть использован для строительства библиотеки.

В testbench языке в SystemVerilog 3.1 будет предоставлять возможности для
1) стимулом поколении,
2) шашки,
3) моделирование и аннотация
4) структурированные связи с несколькими интерфейсами.

 

[joe2moon]

Accellera борту ожидает рассмотрения SystemVerilog 3.1 языке справочное пособие к концу мая.

Synopsys уже развивающиеся SystemVerilog 3.1 поддержка
Проектирование компиляторов, VCS и Вера.

Но Каденция не планирует оказывать поддержку какой-либо новой версии Verilog
до тех пор, пока существует один проект стандарта IEEE.

Accellera планирует выпустить подробную информацию о SystemVerilog 3.1
на дизайн Автоматизация рабочего Конференция будет проходить в понедельник, 2 июня.

Ref: "Каденция снижать Verilog несовместимые версии"
ч ** P: / / www.eedesign.com/printableArticle?doc_id=OEG20030407S0028

 

[nitr8]

В Accellera SystemVerilog технический подкомитет разместил технической опровержение для каждого из Каденция претензий.В опровержение утверждает, что нет прямой конфликт между IEEE 1364 и SystemVerilog, что Есть нет несовместимости, а SystemVerilog является "эволюционным языка",
который сохраняет IEEE 1364-2001 Verilog в качестве подмножества.

http://www.eda.org/sv-ec/SV-Committee-Response-to-Cadence-Rebuttal.pdf

 

[joe2moon]

<<<SystemVerilog 3.1 =? => IEEE 1364-2005 Verilog стандарт>>>

В IEEE 1364 запросил ввод из многих источников,
в срок от августа 2003 года.

Accellera ли смогут удовлетворить IEEE
в августе 2003 года сроком
технологии для пожертвований?

Я не могу себе представить Вера материал пойдет в IEEE стандарт ", сказал Baty.
(Курт Baty, компьютерные архитектор на WSFDB Консалтинг.)

Участники Форума полюбили многие другие предложения на 1364-2005
, которые выходят далеко за рамки SystemVerilog 3.1.
Например, IP технологии шифрования дар Каденция
, которая не содержится в SystemVerilog 3.1 представляет собой популярный выбор.

Ли стандарт в конечном итоге одобрен IEEE
будет полностью совместима с SystemVerilog 3.1?

Отметив, что Verilog 2001 года еще не завершен!

Считаете ли вы, Verilog 2005 года будет фактически получать сделали в 2005 году?
-------------------------------------------------- ----------------------------------
Ссылка: http://www, eedesign, com/story/OEG20030603S0048
"IEEE участников форума поддержать SystemVerilog"