M
mendozaulises
Guest
Привет All,
Мне было интересно, есть ли эквивалентным методом, чтобы указать hdl_path в SystemVerilog как в Specman.
В specman можно определить следующее.
Группу myunit (
....
);
myunit.hdl_path () = "top.decoder";
а затем сделать что-то вроде
сила myunit.data = 35;
где данные coulde типа обл внутри декодера инстанции.
Теперь я не могу сделать то же самое в SystemVerilog с помощью интерфейса, так как если я делаю следующий
назначить myInterface.data = top.decoder.data;
Затем в testbench делать
myInterface.data = 25; переменную на интерфейс будет изменен, но физическая переменная на "Decoder" инстанции
", не будут затронуты.
Есть ли способ заставить внутренний реестр RTL без необходимости указывать всю иерархию каждый раз, когда вы хотите, чтобы modifiy этого регистра?
Мне было интересно, есть ли эквивалентным методом, чтобы указать hdl_path в SystemVerilog как в Specman.
В specman можно определить следующее.
Группу myunit (
....
);
myunit.hdl_path () = "top.decoder";
а затем сделать что-то вроде
сила myunit.data = 35;
где данные coulde типа обл внутри декодера инстанции.
Теперь я не могу сделать то же самое в SystemVerilog с помощью интерфейса, так как если я делаю следующий
назначить myInterface.data = top.decoder.data;
Затем в testbench делать
myInterface.data = 25; переменную на интерфейс будет изменен, но физическая переменная на "Decoder" инстанции
", не будут затронуты.
Есть ли способ заставить внутренний реестр RTL без необходимости указывать всю иерархию каждый раз, когда вы хотите, чтобы modifiy этого регистра?