Synplicity / Synopsys contraint Чувствительность

J

Jayjay

Guest
Есть ли там скрипты для конвертации между ограничением Synopsys сценарии и сценарии synplicity ограничение?

Кроме того, кажется, не существует прямой способ определения комбинационной задержки (т.е. set_max_delay) в synplicity.Верно ли это?Должен ли я использовать referece к виртуальным часам?

Спасибо всем,
JJ

 
На самом деле, когда вы установите частоту в глобальном GUI, оно распространяется на все другие часы (за исключением Gated них), и все комбинаторные путей.

привет,
Buzkiller.

 
Так говорят у меня есть куча combinitorial путями:
Путь имеет 7ns м (в) X задержка
Путь Б 5ns м (в) X задержка
Путь С имеет 3NS м (в) X задержка

Задание этого в Synopsys можете легко использовать set_max_delay вариант.

Без более сдерживающим путей и B. Что является самым простым способом ограничить эти пути в synplicity Pro?

привет,
JJ

 
Являются ли эти путей полностью комбинаторного (от входных панель для выхода PAD), или они от 2 регистров?

привет,
Buzkiller.

[Это сообщение было изменено: buzkiller на 2002-04-03 01:07]

 
Они полностью комбинационная.

привет,
JJ

 
Вот цитата из файла справки о Synplify 7:

Определение часы
...
5.Define внутренние тактовые частоты (часы самостоятельно) с define_clock ограничение.Применение ограничений в зависимости от источника внутренних часов.

Источник: Comb.Логика
Применить define_clock к ...: Нет.Убедитесь в том, чтобы использовать п: префикс в интерфейсе ОБЛАСТЬ.

привет,
Buzkiller.

[Это сообщение было изменено: buzkiller на 2002-04-03 02:21]

 
Попытка определении vertual часы и присвоение 0 входной и выходной задержки относительно соответствующего SIGs.Кажется, что инструмент только смотрит на один такт и оптимизирует для него.В этом случае vclockSlow.См. ниже ограничениями:

Ограничения:
#
# Часы
#
define_clock имя () clk40 периода 25,000 Восход-0-осень 12,500-clockgroup clk40
define_clock-виртуальное имя () vclockFast периода 10,000 Восход-0-5-осень clockgroup vclocks
define_clock-виртуальное имя () vclockSlow периода 20,000 Восход-0-осень 10-clockgroup vclocks

#
# Входы / выходы
#

# по умолчанию I / O ограничений
define_input_delay неисполнения 0,00-Ref vclockSlow: R
define_output_delay неисполнения 0,00-Ref vclockSlow: R

# сдерживают REQ / ACK путей
define_input_delay (I * AckIn) 0,00-Ref vclockFast: R
define_output_delay (O * AckIn) 0,00-Ref vclockFast: R
define_input_delay (I * ReqIn) 0,00-Ref vclockFast: R
define_output_delay (O * ReqIn) 0,00-Ref vclockFast: RЯ что-то здесь отсутствует?

привет,
JJ

 
Я думаю, что можно определить только один виртуальный часы для дизайна, но не уверен.Изменение порядка виртуальные часы в вашем. SDC файла, и если в этот раз "vclockFast" будет выбран один, то я прав.
Во всяком случае, почему вы хотите, чтобы установить точные ограничения для этих комбинаторных пути?Это allrignt к вашим overconstraint синтеза, как долго вы правильно ограничений для ПАР.

привет,
Buzkiller.

 

Welcome to EDABoard.com

Sponsor

Back
Top