Post-синтез ModelSim ошибке

[arbalez]

Я получил эту проблему после ModelSim моделирования пост-синтез дизайна от quartusII.Почему это произошло?Я пытался изменить разрешение на 1 л.с., 1 нс, и даже 1 нас, но все-таки симуляция не работает должным образом.это надо делать с кодом VHDL Design и ее testbench?или из-за инструмента тесно связана с проблемой?# ** Error: (VSIM-3601) Итерации лимит в момент 0 нас.# ** Примечание: (VSIM-3602) Задержки были усеченными, при разработке дизайна.Спасибо заранее.

 

[echo47]

Похоже, это ошибка в вашем testbench.Поиск ModelSim Руководство пользователя по слову "trunctated" или фраза "итерации предела".

Если вы покажете нам небольшой пример, может быть, кто-то может помочь вам лучше.