Monitering или доступа внутренний сигнал на высшем уровне

[Mirzaaur]

Привет всем,

Пожалуйста, сообщите мне о моей проблеме: --

Я моделирования верхнего уровня (VHDL), необходимо MONITER внутренний сигнал компонента.В своем стенде Я хочу для генерации тестового сигнала на основании значения этого сигнала, что я должен делать?

Я использую Aldec 7.

Один из способов заключается в присвоении (тест) порта, что сигнал, а затем MONITER, что порт, но это может вызвать неразбериху в дизайне.

Спасибо заранее,

Мирза

 

[aji_vlsi]

Mirzaaur пишет:

Привет всем,Пожалуйста, сообщите мне о моей проблеме: --Я моделирования верхнего уровня (VHDL), необходимо MONITER внутренний сигнал компонента.
В своем стенде Я хочу для генерации тестового сигнала на основании значения этого сигнала, что я должен делать?Я использую Aldec 7.Один из способов заключается в присвоении (тест) порта, что сигнал, а затем MONITER, что порт, но это может вызвать неразбериху в дизайне.Спасибо заранее,Мирза