JTAG не работает

[EDA_hg81]

Я отладке virtex-E FPGA, ее первоначальной конфигурации настройки M0, M1 и M2 является 011 (SelectMap).
Я изменил настройки M0, M1 и M2 до 101 за JATG конфигурации.
Я могу подключить FPGA с JTAG, но программа ничего т работу.
В чем проблема?
Эта же программа используется для SelectMap настройки и конфигурации JATG.
Спасибо.
Последний раз редактировалось EDA_hg81 от 11 июля 2008 4:37; всего редактировалось 2 раз

 

[echo47]

Какая программа не работает?воздействия?Ли он дать Вам какие-либо сообщения об ошибках?

Или же вы говорите, что SelectMap JTAG работает, но не?Каковы симптомы?Сообщения об ошибках от удара?FPGA себя странно?

Кстати, поток битов, что мы скачать в FPGA называется "Конфигурация" или иногда "дизайн".Мы не называем это "программа".
Сокращенное написания JTAG.Оно означает "Совместный тест действий группы".

 

[EDA_hg81]

Selectmap так и JTAG скачать являются успешными.
В моем тестирование ввода часов был rerouted для тестирования.
Но выход должен отражать вклад часы не toggled.
Я думаю Существуют две причины для этого:
1.Компонент инстанцирования является неправильным.
2.Что-то не так с конфигурацией в режиме настройки.
Я уверен, что компонент инстанцирования права.
Поэтому я думаю, что-то другое не так.
Спасибо.Добавлено через 1 час 20 минут:Просто найти все места Сцепляющий перепутались.

Я использую ISE 9.2I фундамент.

Как это может произойти?

таких, как моя GCLK должны находиться B8, но результат R8.

Что не так?

 

[echo47]

ISE предоставляет несколько методов для Вас указать требуемый PIN местах.Какой метод вы используете?

Будьте уверены, вы выбрали правильный тип FPGA и типа упаковки, в вашем ISE проекта.

Может быть простой синтаксис ошибка, если вы укажете "B8", так ISE используется по умолчанию, вместо PIN.
Попробуйте найти для предупреждающих сообщений, что упоминание "B8", или "R8".Возможно, вам придется поискать через ISE лог файлов.

 

[EDA_hg81]

ISE не создавать каких-либо предупреждающих сообщений.

Я проверить foorprint по FGPA поверхности.Я думаю, я использую право пакета.

Для присвоения Pins Я использую Xilinx темпами.

Я также проверить штырям Назначить задание на упаковке Pins Post_Translate.

до тех пор, пока выше шагов, штырям уступки все права.

Но Сцепляющий уступки неправильно на карте.

Я пытаюсь использовать вручную Место и маршрут (FPGA Editor) для ее решения.

Есть ли у вас какие-либо предложения об использовании вручную место и маршрут (FPGA редактора)?Поскольку я никогда не использовать вручную Место и маршрут (FPGA Editor).

Надежда Мне повезло достаточно.