INOUT порты в VHDL

[joinfaisal]

Привет всем ..

Может ли одно скажите, как бороться с INOUT порта в VHDL.
У меня есть модели, как это

если (SEL = '1 'и sel_not = '0'), то
Y <= X
еще
Y <= '0 ';

Сейчас я хочу сделать это bidirectionaly т.е. на тех же сел и sel_not сигналы ... если мы вклада У, то она должна идти в XI заявил Х и Y INOUT и использовали другой процесс, как это

если (SEL = '1 'и sel_not = '0'), то
Х = Y
еще
Х <= '0 ';

Теперь эта проблема дает "Х", когда simulating.I знать причину этой проблемы, но я не знаю правильный способ сделать it.Can любой помощи ... thnxxx заранее.

 

[Sparc]

Попробуйте использовать события атрибутов и включает X, Y, SEL, sel_not в чувствительных список.И если условие Положите X'event или Y'event alongwith SEL & sel_not.

 

[zape]

Что ты делаешь?Я думаю, ваше состояние "(SEL = '1 'и sel_not = '0')" равны в обеих "если" не имеет смысла, как это написано также можно сказать:

если (SEL = '1 'и sel_not = '0'), то
X <= Y;
Y <= X;
еще
X <= '0 ';
Y <= '0 ';
End If;

Какой логикой это такое?

 

[joinfaisal]

жалею, что поставленный вопрос не в том ..... способ помогает сделать его простым ....Я хочу ввести некоторые данные из х и выходной у в том или ином ....

если (SEL = '1 '), то
Y <= X;
еще
Y <= 'Z';

Теперь я хочу, что если я входных мои данные из Y и вывода из х, то как это сделать??Я declard X и Y как INOUT порту, а просто делаем это не работа для меня ... любой орган, пожалуйста, помогите ugently ....

Жду ответа ....

 

[tkbits]

INOUT порта сигнала моделях одной двунаправленной контактной на чипе.Вы не можете иметь сигналов происходит одновременно в обоих направлениях без помех.

Если вы строите синтезируемого кода для программируемой логики, все результаты должны быть переключается в неактивное ( ') MODE Z', и только один выход может быть активным ('0 ', '1') в любой момент.

Если вы только имитация, вы также можете поэкспериментировать с слабой логики, которая дает вам OR'ing проволоки или проволоки AND'ing зависимости от вашей точки зрения (активный высокий или низкий активный-сигналов).

Если вы хотите, чтобы сигналы в обоих направлениях одновременно, то вы должны использовать два отдельных сигналов порта.
Последняя редакция tkbits Май 02 2005 г. 21:00; редактировалось 1 раз в общей сложности

 

[Guest]

Вы хотите сказать что-нибудь простое, как два назад-назад Tristate буфера либо направление включено:

Код:у <= х, когда SEL = '1 'Else' Z ';

X <= Y, когда SEL = '0 'Else' Z ';

 

[joinfaisal]

thxx рвотой и tkbits ...

Я не хотите, чтобы эта работа simuntaneously в обоих направлениях, но в то время в одной direction.Now проблемы как рвота отмечается, что если поступает сигнал от х до у, то так как у INOUT порта является таким этот порт будет также рулем и результат будет XI не знаю, как преодолеть эту problem.Actualy Я хочу, чтобы имитировать поведение передачи ворот в VHDL и я хочу передачи ворот работать в обоих направлениях.
если кто-то есть идея для осуществления transmision ворот или tristatebuffer, которые работают в обоих направлениях, что предложения приветствуются ..

Жду ответа.

 

[ADAP]

Привет joinfaisal,

Возможно ли в вашем дизайне "сломать" X и Y в четыре сигнала вместо двух?Я хочу иметь X_in, Y_in как входы и X_out и Y_out как выходы.Это позволит упростить Ваши проблемы, и вам не нужно Tri-State буферы.
Другим способом является хранение значений X и Y (если действовать в качестве вклада) на временной temp_x буферов и temp_y при чтении и когда SEL = 1, чтобы записать эти буферы для X и Y (когда выступают в качестве выхода) на следующей края часы.Это просто думала, что я не имитировать ее, чтобы увидеть, если он работает.