Generate петля

[verilog_crack]

Привет,
У меня есть проблема в Verilog кодирования:
У меня есть проблемы с помощью создания цикла, для получения кодов повторяться, но я не знаю, как им управлять.
Мне нужно экземпляр модуля 64 раза регулярно (каждый имеет 15 портов).
Конечно я могу это сделать без создания экземпляра в цикле, путем ввода просто глупо!
Таким вы можете предложить мне несколько упоминаний о ней.
И если у вас пришлите мне образец кода.
спасибо

 

[jarodz]

Вы можете instanciate массив экземпляров

проволока [7:0] W_0;
проволока [7:0] W_1;
проволока [7:0] w_o;

U1 и [7:0] (. In0 (W_0), IN1 (W_1), Out (w_o));