FPGA Design Flow вопроса

[CMOS Babe]

привет,
что я знаю, что синтез представляет собой процесс преобразования поведенческого описания аппаратного в Netlist логики примитивов и отображение процесса отображения логики целевых ресурсов (LUT's, MUX's .. и т.д.), правильно?

что меня смущает, что, когда я нажимаю "Просмотр RTL схема" процесса в ISE получить схематическое, компонентами которой являются ресурсы LUT's.Не это должно быть доступно после отображение?

 

[nand_gates]

Вы правы!
Для генерации RTL зрения вам требуется некоторый символ библиотеки!В качестве краткого
Cut Methode ISE использует библиотеку символом LUT's!
Использование SyplifyPro вы увидите разницу в RTL зрения и Netlist мнение!

 

[CMOS Babe]

Эй nand_gates,
Я сделал ошибку, мнение RTL схема процесса показывает логику ворот в то время как мнение технология схема генерирует один с LUT и они разные схемы, но это остается неясной, поскольку я думал, что LUT и другого использования ресурсов должно происходить в процессе отображения, Или, может быть это только начальные предположения синтеза инструментом представляющих "Устройство использования резюме" дается синтез файл журнала ....

 

[FLEXcertifydll]

Сразу, чтобы попытаться SyplifyPro в FPGA Design Flow, которая по стандартизации потока в домене ПЛИС.
Кроме того, по мнению о себе, Дебюсси также мощный инструмент для отладки кода RTL.и очень прекрасный инструмент для отладки крест, это позволит сократить ур развивающихся цикла.

 

[vryaag]

Посмотреть есть на типы библиотек, которые используются каждый синтезатора, если вы используете технологию библиотек Тогда вы получите LUT, который вы говорите о другом, если вы используете примитивов тогда вам будет gettting ворот.которые вы считаете, должны получать.
Во избежание путаницы, что изменить библиотек priomitives вы получите, что требуется,

 

[phoenixfeng]

потому что синтез инструмента делать с дизайном для определенных целевых ресурсов,

Отображение поставить Netlist в реальном чипа FPGA
FPGA в потоке дизайна, до отображения Netlist включить LUT и т.д., то в процессе отображения положить СПОИ в реальном чипа FPGA