FPGA разводка, как делать хорошие штырькового для проектирования

[tariq786]

Привет Ребята,
Мне не ясно о разводка для ввода / вывода в ваш дизайн в среде Xilinx.

Прежде всего это действительно даст вам большое преимущество в скорости, если присвоить шипы для ввода / вывода в ваш проект?

Если да, то как сделать хороший штырькового ввода / вывода в ваш проект?например,) Я работаю на AES (Advanced стандартизации шифрования) в Xilinx ISE.Я хочу знать, Whats максимальная скорость моей реализации?Ли сделать хороший штырькового ввода / вывода в разработке помочь в достижении лучшей возможной скоростью?

Любой, кто синтезировали AES или аналогичной конструкции, пожалуйста, поделитесь вашими мыслями.

 

[shitansh]

Привет,

Много ПЛИС имеют триггеров построен во входной и выходной буфер для оптимизации
Сроки и выходить на чип.Наряду с этими специальными I / O буфера будет
Оптимизация, чтобы включить или отключить упаковку из этих регистров в ввода / вывода
Рисунок 16.8 иллюстрирует концепцию упаковки регистров в I / O буфера.<img src="http://images.elektroda.net/68_1262579977_thumb.jpg" border="0" alt="FPGA pin assignment,How to do good pin assignment for design" title="ПЛИС разводка, как делать хорошие штырькового для проектирования"/> Есть целый ряд преимуществ по размещению зарегистрироваться в I / O:
.Свести к минимуму задержки на ввода / вывода ПЛИС.
.Подробнее логике имеющихся внутри страны.
.Superior часы до отъезда сроки.
.Улучшенная настройка времени.

Недостатком такой оптимизации является то, что реестр, который находится в
I / O буфера не может быть в оптимальном положении для внутренней логики, как показано на
Рисунок 16.9.<img src="http://images.elektroda.net/97_1262580040_thumb.jpg" border="0" alt="FPGA pin assignment,How to do good pin assignment for design" title="ПЛИС разводка, как делать хорошие штырькового для проектирования"/> Для высокоскоростных которые жесткие требования как на сроках ввода / вывода
и внутренней логики, это может быть выгодно добавить еще один слой трубопровода
регистры в I / O если это разрешено по проекту протокола, как показано на Рисунке 16.10.<img src="http://images.elektroda.net/73_1262580109_thumb.jpg" border="0" alt="FPGA pin assignment,How to do good pin assignment for design" title="ПЛИС разводка, как делать хорошие штырькового для проектирования"/> При наличии большого количества I / O регистры, дополнительный слой трубопровода может добавить
значительные издержки с точки зрения использования регистра и потенциально заторов.

Регистрация дополнительного трубопровода может потребоваться для высокоскоростных при упаковке
в регистры ввода / вывода

Таким образом, если нет жесткой I / O требованиям времени и существуют относительно
Большое число I / O регистры, такая оптимизация не рекомендуется.

HTH
--
Shitansh Vaghela