DLL вопрос - рабочий цикл входного часы 30% ~ 70%

[gavin168]

Я разрабатывает проект DLL, рабочий диапазон 40MHz ~ 240MHz, но скважность входных часы 30% ~ 70%.

Я планирую сделать:

1), с тем чтобы запереть правильно, то задержка будет вынуждена ниже 1 период, когда первоначальный.так что я планирую сбросить vcntrl быть VDD?

2), для рабочего диапазона, я планирую использовать self_biasing чтобы заряд насос?

3), я предпочел бы использовать дифференциальные ячейку задержки, но входной часы одного состава часы с плохим нагрузка, поэтому планируем использовать инвертировать цепь будет VCDL, vcntrl связано с регулируемой буфером для управления задержкой.

Надежды любому дать мне предложения.и есть все должны быть заинтересованы?Спасибо.

 

[coolstuff07]

Привет,

Cycle Input обязанностью является очень важным для DLL.Рабочий цикл использования детектора схемы на входе.
Dont использовать инвертор цепи оно будет варьировать темп процесс и которые не могут заблокировать DLL PVT для всех условиях.Пока.

 

[gavin168]

Спасибо coolstuff07,

но 40MHz ~ 240MHz часы с 30% ~ 70% рабочего цикла, чтобы получить 50% рабочего цикла на весь диапазон.Разве трудно сделать фар цикла?

 

[gavin168]

Можно ли дать некоторые предложения для цикла правильный?

И, как его лучше использовать ПД или ОФП?Спасибо.