Cadence-Digital ASIC Design Flow

[ksrinivasan]

Парни
IAM делает Digital Design ASIC проектов.Может кто-нибудь сказать мне, что инструменты, которые мне нужно для полного потока от RTL к flow.Iam GDS II в настоящее время пытается работать с "ГНК" encounter.Is этот инструмент достаточно или только я должен иметь компилятор дизайн и некоторые более tools.Looking вперед для Ура ранней помощи

Спасибо
Сринивасан

 

[ljxpjpjljx]

для моделирования вы должны использовать ncsim!

 

[nschiku]

Функциональное моделирование -> ИУС
Linting / другие проверки -> HAL
Синтез -> RTL компилятор
Формальная проверка -> Конформная
Сроки Analyis -> Encounter система единого времени
ДПФ -> Encounter испытания
Физическое проектирование -> SOC Encounter
Физическая проверка -> ASSURA

 

[ksrinivasan]

Soc enocunter ли полное RTL течь GDSII ...
такой загрузке Soc сталкиваемся уже достаточно .. я права

 

[vlsichipdesigner]

привет,

мои 2 цента

Сначала вам необходимо знать полную ASIC поток дизайн,

Есть отметил имеющиеся инструменты для выполнения конкретной задачи, если нужна точность, вы можете получить список инструментов и их спецификации и какая функциональность или какую часть ASIC Design будет покрытие можно найти на портале EDA поставщиков, например Визит, Synopsys / Cadence / наставника просматривать их, существуют сотни производителей EDA тысячи имеющихся средств, о необходимости основе трудно genarlize.

myprayers,
Чип сделал легкий дизайн
http://www.vlsichipdesign.com