200MHz РДР контроллер памяти

[mami_hacky]

Кто разработал любого контроллера для этих устройств?Я имею в разработке одного.Сроки очень жесткие.Есть много моментов, которые должны быть рассмотрены.
Любые идеи или помочь?

 

[tanuki]

FAIRCHILD, Intersil и Максим (и другие) все execelent схемы и приложений отмечает РДР памяти системы СМПС.

Через Technoligies имеет хороший ресурс страницу: www.via.com.tw / JSP / EN / продукции / ddr.jsp

 

[kinysh]

даже SDRAM может работать быстрее, чем-100.моя SDRAM контроллер может работать, что тоже без DLL.

200м РДР не так быстрее.только тогда, когда пер данных используются два края.
с помощью DLL, которую следует очень просто.
часы только 100M

 

[mami_hacky]

Часы частоте 200MHz, DUS 400Mbit/s/pin позволяет передачу данных.

 

[kinysh]

Это нечто.
Вы должны реально решать с помощью DLL.

acutally моя следующая работа будет весьма вероятно, разработка DDR SDRAM контроллера.
Итак, если у вас есть информация, а некоторые разработки, вы можете поделиться ею со мной?

 

[mami_hacky]

Часы DLL?OK!она является неотъемлемой частью.Кроме того, сигнал, проверьте целостность является абсолютно необходимым.Сроки ограничения на контроллер не будет, как eeasy как нормальные проекты.
Любые, как, новый продукт от ATI, RADEON 9700, видеокарта использует 256-битный ширины шина данных, которая соединяет процессор с РДР памяти, работающей в 310MHz, тактовой частоты.общей пропускной 20Gbits /
с

Мне очень интересно, как они сделали это.

 

[kinysh]

200Mhz не слишком сложно .18 процесса.
Наш дизайн может работать 150Mhz в худшем случае .18 без изменения кода.

Однако на 300Mhz, что что-то трудно, следует проявлять осторожность при проектировании.

и я думаю, что когда они говорят 300Mhz они означают 300Mhz типичный случай, в худшем случае он может запустить 2xx.

 

[igorsat]

Я разработал контроллер DDR SDRAM, работающей на 235MHz в Virtex-II XC2V1000, скорость -4 классов.Проектирование контроллер ASIC это немного легче, потому что логика работает примерно
в 3-5 раз быстрее, в том же процессе (0.15um для Virtex-II).Я имею в виду, если РДР контроллер Virtex II работает на 200MHz, то теоретически он должен работать на мин.частота.от 600MHz в ASIC.Если вы хотите достичь высоких рабочих частот.Вам придется трубопровода проектирования, тщательно сбалансировать выходе вентилятора скорость критическая логика "и" Дон т опираться на синтез инструменты слишком много.Если вы собираетесь создать смарт-контроллера, который будет в состоянии:
Рисунок, если нынешняя писать / читать операция выполняется на уже открыли банковские / подряд.
Порядок записи / чтения операции таким образом, что минимальное количество строк / Банк precharges не требуется.
Выяснить, когда в следующий цикл обновления необходимо будет и скорректировать, что в следующем чтения / записи
Если вышесказанное является правдой, то макс.частота.Контролера будет как минимум на 30% меньше.
Вы можете найти много документов, связанных с РДР на Xilinx с веб-сайта.Вы собираетесь разработать контроллер, который будет подключен к единой РДР чипа (точки к точке подключения) или будет подключена к модуля DIMM (ы)?
Проектирование печатных плат также немного сложнее на таких высоких частотах.(перекрестных помех, EMI, наземного отказов).Вам определенно нужно сигнала инструмента, как hyperlynx.И, конечно, вам придется использовать DLL для настройки фазы читать / писать часами, потому что вам нужно настроить точки отбора проб (читать) максимально данные глаз, и для вывода данных на правильную точку (написать).Насколько широко это ваши данные автобусы будут?64, 128bits?Если это ваш случай, то вам нужно много крупных расцепления конденсаторы возле ASIC / Xilinx.

 

[mami_hacky]

Очень спасибо за ваше доброе ответа
Часы frquency для дизайна, я думаю, не будет проблемой для меня, поскольку я сейчас, как оптимизировать дизайн логики для достижения высокого freqs часов.
Это была моя работа в течение многих лет.
Но, с точки,
в которой я очень боялся, является чтения / записи из / в DDR модуль.Я с использованием точки к точке подключения, и я боюсь это очень мало данных Windows.Предположим, что вы всего лишь 1,5 нс время для сбора данных.простой ошибкой, будет уничтожить все предметы.

Могу ли я спросить, если у вас есть ваш дизайн испытанию на практике?Я думаю, 200MHz тактовой частоты, что-то очень высоким, на virtex-II FPGA, то непонятно, как я, вы проделали эту работу с помощью -4 скоростью класса.
Будет ли Virtex-II цифровыми часами менеджер, как правило, действуют в соответствии с этими высокими частотами часы?и будет ли она иметь возможность смены сигнала, неправильно.Как вы знаете, даже чуть ошибка ...
Наконец, я должен использовать 4 DCMS для разработки, которые могут внести некоторые проблемы.

Xilinx представляет собой приложение к сведению на designsing на 200MHz DDR интерфейс, но я не знаю, если это действительно possile на практике.

 

[Guest]

Ключевым для 300Mhz РДР памяти КСП системы является:
1.После строгого контроля КСП задержки (КСП хороший инструмент, такие, как Specctra может выполнять работу) - с целью минимизировать
И жестко контролировать Часы Skew - между РДР Контролером, воспоминания, и процессор (автобусы).
2.Имея PLL в каждой конструкции - свести к минимуму Skews внутрь Фишки / ASICS, и автобус интерфейса единиц.

Может ли кто-нибудь подробно (или дать информацию электронных книг) для разработки DLL?

 

[igorsat]

РДР сроки на таких высоких частотах, действительно очень жесткая, так что вам придется повторить логику всего себя.Не допускайте synplicity или любой другой инструмент синтеза делать это за вас.Вы должны исправить IOBs, RAMBLOCKs и DCMS, ограничить критическое логики заранее места на чипе.Есть какие-либо мероприятия, не в моей конструкции с fanout выше 8.Выравнивание DQS с сигналы и сигналы данных на Ближнем ходе операции записи не столь проблематично при выходе ТФ находятся в IOBs и все IOBs имеет тот же тип.Проблема заключается читать операции.Я выяснил, что если я образец входного часы DQS в ходе следующего этапа операции, и этот сдвиг часов.Я не всегда достоверно получить данные, поскольку данные глазом смен в зависимости от Xilinx и РДР температуры.Вместо этого я должен выяснить, правильный отбор / читать частоты в письменном виде блока данных, а затем я стараюсь идти от этого места.Я с начала следующего этапа часы до 0 и повторите чтения для каждого этапа.Таким образом, я могу найти максимум данных глаз и положение фазового в середине данных глазом.Мне нужно recalibrate этап каждый раз, когда температура превышает Xilinx заранее предела.Если вы не можете позволить себе сделать это, вам придется попробовать стандартный подход.В начале я слишком полагаться на инструменты синтеза и макс.Частота я смог достичь было 120MHz.Я пользуюсь 7 DCMS в моем дизайна и 87% от Xilinx заполняется и РДР контроллер использует около 20% этого пространства, но с использованием только 4 различные часы в каждом квадранте.Я попытался приложение к сведению, но я не смог достичь 200MHz лишь около 152MHz в одном чипе.Я использую 10 слое ПКС и без сигнала инструментов я не смог бы оживить дизайн.Есть не P / R инструменты (specctra входит в комплект поставки), которая может заменить человеческий мозг.Я сделал и маршрут КСП все сам.Таким образом, максимальный перекрестных я на данных линиях только 65mV и количество ВЬЯС минимальна.Не забывайте использовать максимум три ВЬЯС на данные строки, так что зависит, как долго вы строк данных будет меньше, но ВЬЯС лучшему.

 

[mami_hacky]

Ответ очень большое, я очень ценю вашу работу
Итак, вы говорите, Xilinx устройство способно делать это.
Спасибо за ответ.