эквиваленте - Verilog

[Vinodkumar]

Привет всем,
Я пытаюсь построить параметризованных модуля Verilog, где я хочу, чтобы определить параметры в файл и использовать их в свой модуль, в том числе его в ...
Может ли одно дать пример программы, где я могу сделать эту задачу ..
В VHDL мы определим пакет и сделать необходимые задачи ..
Как это можно сделать в Verilog ,....

Пример кодирования pleasea ................

 

[teja321]

, можно использовать "` включают "из Verilog для этого ..

Положите все ваши commanly использовали задачи, функции, константы, параметры в файле уп сказать misc.v.Не используйте модуль "ENDMODULE" для этого файла.

В верхней использование файлов
`включают" misc.v "и вызов функций или задач непосредственно в любом из подмодулей