G
Guest
Guest
Что будет цикл моделирования преимущества перед событием?пожалуйста, уточните?
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
E
eeeraghu
Guest
цикл моделирования происходит быстрее, чем событие,
представляет собой операцию в реальном оборудовании,
лучше всего, когда представляющая синхронных дизайнов, сложных комбинационных схем, а не сигнала резолюции.
но и для моделирования асинхронных даже лучше.
привет
raghu
представляет собой операцию в реальном оборудовании,
лучше всего, когда представляющая синхронных дизайнов, сложных комбинационных схем, а не сигнала резолюции.
но и для моделирования асинхронных даже лучше.
привет
raghu
R
rakeshnunna
Guest
Быстрее запустить симуляции раз и является главным преимуществом этого цикла моделирования над событие моделирования.Но цикл моделирования не может обнаружить сбои.
Привет
Ракеш
Привет
Ракеш
A
AlexWan
Guest
Привет проницательный,
1.Моделирование основывается на цикле быстрее моделирования основывается на событии.
2.Она подходит к регрессии испытания.
3.Она подходит для 2-логические значения.
Удачи
1.Моделирование основывается на цикле быстрее моделирования основывается на событии.
2.Она подходит к регрессии испытания.
3.Она подходит для 2-логические значения.
Удачи
E
eeeraghu
Guest
Цикл тренажеров:
Preprocess конструкции в символической представленности
Составитель Levelized кодекса (LCC)
Бинарные Решение диаграммы (BDD)
Логическое и арифметические операции
Информирование всех государств-схема, когда одновременно срабатывает
С помощью таблицы поиска и вычислительных методов
Обычно на внешнем крае определены часы
Программное обеспечение двойник аппаратных моделей
Событие моделирования, как правило, следы каждый сигнал перехода, как она распространяется через
цепь, и продолжает делать это до тех пор, пока цепь достигает стабильного состояния.На рисунке
отображает часть мероприятий следов производства по Verilog-XL симулятор.Заметим, что
Тренажер может понадобиться для расчета государственных ofa компонент несколько раз в течение этого же
Моделирование времени мгновенной.
Цикл моделирования, как правило, повторно оценить состояние схемы в целом, когда
-каждого внешнего показа, оценки, как правило, без каких-либо промежуточных узлов государств.Цикл
Моделирование может осуществлять контроль комбинаторная логика как оптимизированный поиск таблице.
Цикл моделирования могут векторной карте функций, потоков данных и арифметических расчетов в
родной машине инструкции.Например, она может осуществлять операции умножения в
Машина инструкции, а не в виде таблицы поиска.
Preprocess конструкции в символической представленности
Составитель Levelized кодекса (LCC)
Бинарные Решение диаграммы (BDD)
Логическое и арифметические операции
Информирование всех государств-схема, когда одновременно срабатывает
С помощью таблицы поиска и вычислительных методов
Обычно на внешнем крае определены часы
Программное обеспечение двойник аппаратных моделей
Событие моделирования, как правило, следы каждый сигнал перехода, как она распространяется через
цепь, и продолжает делать это до тех пор, пока цепь достигает стабильного состояния.На рисунке
отображает часть мероприятий следов производства по Verilog-XL симулятор.Заметим, что
Тренажер может понадобиться для расчета государственных ofa компонент несколько раз в течение этого же
Моделирование времени мгновенной.
Цикл моделирования, как правило, повторно оценить состояние схемы в целом, когда
-каждого внешнего показа, оценки, как правило, без каких-либо промежуточных узлов государств.Цикл
Моделирование может осуществлять контроль комбинаторная логика как оптимизированный поиск таблице.
Цикл моделирования могут векторной карте функций, потоков данных и арифметических расчетов в
родной машине инструкции.Например, она может осуществлять операции умножения в
Машина инструкции, а не в виде таблицы поиска.
L
lufeng21cn
Guest
Вы можете читать книги <Система-на-на-чипе методологии один метод!!
G
Guest
Guest
Для этого topci, вы можете прочитать некоторые книги, такие, как "письменная testbenches" Функциональная проверка HDL modles.
Вообще говоря, цикл
на основе моделирования быстрее мероприятие
по инициативе моделирования, поскольку он лишь выполняет выборку значений вместо всех произошли события сигналы.Однако эта выгода будет sacrify некоторые наблюдаемости, проектирования, поскольку некоторые события сигналы в течение такт скрывается, так что во-первых, вы много моделировать дизайн с использованием цикла
на основе моделирования проверить ли некоторые ошибки существуют.Если произойдет, то в случае моделирование должно произойти, чтобы узнать exat ошибок.
В регрессионной фазы цикла
на основе моделирования всегда используется в целях повышения эффективности работы тренажера, поскольку на тот момент в основном интеграции ошибки являются основными причинами в результате чего система malfuction.
В настоящее время в SystemVErilog предоставить Clocking блок для расширения таких возможностей при строительстве вашего testbench.
Вообще говоря, цикл
на основе моделирования быстрее мероприятие
по инициативе моделирования, поскольку он лишь выполняет выборку значений вместо всех произошли события сигналы.Однако эта выгода будет sacrify некоторые наблюдаемости, проектирования, поскольку некоторые события сигналы в течение такт скрывается, так что во-первых, вы много моделировать дизайн с использованием цикла
на основе моделирования проверить ли некоторые ошибки существуют.Если произойдет, то в случае моделирование должно произойти, чтобы узнать exat ошибок.
В регрессионной фазы цикла
на основе моделирования всегда используется в целях повышения эффективности работы тренажера, поскольку на тот момент в основном интеграции ошибки являются основными причинами в результате чего система malfuction.
В настоящее время в SystemVErilog предоставить Clocking блок для расширения таких возможностей при строительстве вашего testbench.