убедиться, что сроки является штраф в Xilinx FPGA дизайн moduel

[EDA_hg81]

Как убедиться, что сроки является штраф в дизайн moduel Xilinx FPGA?

Спасибо.

 

[Guest]

Убедитесь, что ограничивает каждую ножку на ваш дизайн (в том числе асинхронных и сбрасывает),
Убедитесь, что вы определите каждый ложный путь в Йор дизайн,
Убедитесь, что вы пересечения часы правильный домен
Убедитесь, что прочитал ваши сроки доклада
сделать пост моделирования

 

[EDA_hg81]

Цитата:

Убедитесь, что вы пересечения часы правильный домен

 

[Guest]

использование двойной FIFO, часы,
использование двух серий триггеров, когда сигнал с CD переходя к другому

 

[EDA_hg81]

Спасибо.

Ты позволишь мне знать любой справочных материалов для этих идей?

Цитата:

использование двух серий триггеров

 

[Guest]

ДаДобавлено через 50 секунд:Ой жаль справочными материалами оно приходит из опыта PM мне и мы обсудим

 

[EDA_hg81]

Если я получаю какие-либо вопросы, я буду вас беспокоить больше.

Столько спасибо за вашу помощь.