V
vijayanand_ME
Guest
Привет,
У нас есть процессор, который может поддерживать сигнализации SS7 и
Я захватил несколько пакетов, от процессора и являются следующие подробности
Первый пакет FF FF 01 03 БК D4
Второй пакет FF FF 01 00 27 E6
До н.э. D4 являются КПР -16 поле в первый пакет и
27 E6 являются CRC-16 поле во втором пакете.
От я процессор обработки данных нашли лист "16-битный CRC-CCITT" используется для генерации CRC.
Если я вычислить CRC от онлайн-инструментов я не являюсь Получение права КПР (сравните с моим пакетов)
Может ли одно помочь мне, как получить эту КПР и я реализую это в FPGA (Verilog или VHDL)
Calulation приветствуем шаги для простоты понимания ..
С уважением,
Виджей
У нас есть процессор, который может поддерживать сигнализации SS7 и
Я захватил несколько пакетов, от процессора и являются следующие подробности
Первый пакет FF FF 01 03 БК D4
Второй пакет FF FF 01 00 27 E6
До н.э. D4 являются КПР -16 поле в первый пакет и
27 E6 являются CRC-16 поле во втором пакете.
От я процессор обработки данных нашли лист "16-битный CRC-CCITT" используется для генерации CRC.
Если я вычислить CRC от онлайн-инструментов я не являюсь Получение права КПР (сравните с моим пакетов)
Может ли одно помочь мне, как получить эту КПР и я реализую это в FPGA (Verilog или VHDL)
Calulation приветствуем шаги для простоты понимания ..
С уважением,
Виджей