J
jcheng
Guest
Я разрабатываю проект смешанного сигнала с каденция IC5.1 некоторые блоки записываются в Verilog.Когда я использую в Verilog в каденцию IC5.1, есть ошибки: YACC переполнение стека.Кто может сказать мне, что это проблема с моей Verilog код.Код был моделируется NC-Verilog, я думаю, что это правильно.Но сейчас я хочу сделать аналого-цифрового моделирования смешанного, я не могу загрузить цифровая Verilog кода на IC5.1.Почему?