синтезирование дизайн с памятью макросов

[Guest]

Привет,

Я хотел бы обобщить дизайн, который включает в себя память макросов, которые были сгенерированы памяти компилятора для нашей целевой библиотеки и доступны как. VHDL для моделирования, а также. LIB,. БД (составлено их самостоятельно),. LEF, а и некоторые другие файлы.

Моя цель заключается в обобщении всей конструкции, включая память и получить данные о сроках, площади, мощности, и т.д., включая память важна для меня, поскольку я хочу, чтобы комментировать переключении активности с фактическими данными в памяти, чтобы получить точные оценки власти.

Проблема с памятью макросов, что они, хотя они закреплены в размер, ширину т.д. содержат много обобщений типа реальных или VitalDelayType которая не Поддерживаемые путем разработки компиляторов.

Что я должен делать по этому поводу.Есть мой подход разумным вообще?

Спасибо за любые подсказки.

 

[the_penetrator]

VITAL Модели предназначены только для пост-синтез моделирования (или пост-ПНР).

При использовании Леонардо и, возможно (но более сложным, чем я предположить, DC), чтобы скопировать файл библиотеки для памяти компонент в библиотеку реж.Это не тот же файл как для стандартных библиотек клеток.

Затем загрузите в библиотеке компонентов из синтез сценария.

Она должна быть одинакова для постоянного тока с. Lib файлы.

the_penetratorŠ

 

[zyphor]

память используется компилятор для генерации. DB файл для DC.

 

[Guest]

Михо пишет:

Привет,Я хотел бы обобщить дизайн, который включает в себя память макросов, которые были сгенерированы памяти компилятора для нашей целевой библиотеки и доступны как. VHDL для моделирования, а также. LIB,. БД (составлено их самостоятельно),. LEF, а и некоторые другие файлы.Моя цель заключается в обобщении всей конструкции, включая память и получить данные о сроках, площади, мощности, и т.д., включая память важна для меня, поскольку я хочу, чтобы комментировать переключении активности с фактическими данными в памяти, чтобы получить точные оценки власти.Проблема с памятью макросов, что они, хотя они закреплены в размер, ширину т.д. содержат много обобщений типа реальных или VitalDelayType которая не Поддерживаемые путем разработки компиляторов.Что я должен делать по этому поводу.
Есть мой подход разумным вообще?Спасибо за любые подсказки.

 

[jkfoo]

В ДК, в память экземпляр файла VHDL будет рассматриваться как черный ящик, не читал behavorial модель памяти в ДК, так как они не будут признаны и обобщены.Сроки дуг и области определены в .lib / .db, вы сможете предварительно выполняется проверка макета сроки с памятью (в процессе синтеза и СТА).Что касается власти, некоторый объем памяти компилятор может генерировать таблицы и указать, потребляемая мощность при определенных условиях, так что вы можете делать свои собственные оценки.

 

[Guest]

@ Арамис: спасибо, что решить мою проблему.Я тем временем сама фигурная sortof случайно.Спасибо в любом случае!