порожденных Design_analyzer от Synopsys (DDX-2)

[Aminos]

Я пытался синтезировать мой проект с использованием design_analyzer и анализа шаг работает корректно, но разработка шагов генерирует следующее сообщение:
"ОШИБКА: В мультипликатора ', connectionto порта дизайна' 'экземпляр' half_multiplier_0" слишком узким. (DDX-2)

Можно ли мне помочь, пожалуйста, чтобы решить эту проблему,

Спасибо заранее,

Aminos

 

[Gliss]

Являются порты разного размера?Почтовые ЛПВП, что вы Tyring синтезировать.

 

[Aminos]

порты разных размеров, но им, используя только биты, которые мне нужны:
пример
Предположим, что: std_logic_vectot (5 DOWNTO 0)
B: std_logic_vector (10 DOWNTO 0),
Я положил на мой VHDL код:
=> B (5 DOWNTO 0),

функциональное моделирование (ModelSim) до synthezis работает корректно, ООП ходе synthezis

 

[Gliss]

=> B (5 DOWNTO 0)

должно быть:

<= B (5 DOWNTO 0);

 

[Aminos]

Да, я знаю это, но этот сигнал instanciation компонента:
half_multiplier: множитель
Порт карте (
=> B (5 DOWNTO 0),
.
.
.
);

 

[Gliss]

Я не знаю, если все синтезаторы может обрабатывать подэлемент ассоциации.Вы можете попробовать другой синтезаторе?

 

[Aminos]

К сожалению, нет, потому что мы повторно должны работать именно на этом ynthesizers, есть ли у вас другая идея, чтобы избежать этой проблемы?

 

[Gliss]

Другой чем сделать автобус ширины же, нет.
Загрузить бесплатную синтезатора, как Xilinx ISE и протестировать ее.Возможно, это просто DC в этом вся проблема.Странный.