помощь: отладки 64-разрядных разделы ALU Verilog код

[umairsiddiqui]

Я назначен отладки gatelevel Verilog кода 64-битных parititioned дизайн ALU. его мой первый научно-исследовательской работы СБИС, и я назначен такой задачи ............... любом случае, его мой первый gatelevel отладки ... любой взлом кода и моделирования советы и уловки, документы, связанные с этим вопросом. Также предлагаю документы / книги на общий дизайн DataPath ......................................... ........................

 

[jackson_peng]

список соединений отладки практически невозможно. Однако, так как ADD имеет регулярный статье изучается, следующие вещи могли бы быть помощь: 1. определить статье изучается, BK, CLA, CS, пульсация ... это очень важно для каждого из них bulid на различные уравнения. 2. определить критические сигналы, llike Pi, Gi, в составе БК. А может быть, и может сделать это по сравнению с Ко 3. раздел списка соединений в блоках базы на критические сигналы. После этого вы можете иметь структурированную, блокировать основе, ADD. Во всяком случае, это очень много времени, попробовать их на 4-разрядный сумматор первым добраться до знакомых. удача

 

[umairsiddiqui]

Вы можете / кому-либо еще, предлагаю книгу (ы), содержащий обширную лечение DataPath элемент дизайна ... ... Некоторые книги просто обратиться несколько типов дополнений, а также Multipler и переключатели. : Грустный :: грустный: