поможет мне получить выход из следующих коде Verilog

[Sreya39]

Привет
Я получаю на выходе первой подмодуля corr1 (iecorrouti1, corroutq1) ...
Я не в состоянии получить выход оставшихся подмодулей ...может кто-нибудь помогать мне, почему это происходит и как это исправить ..... Спасибо

Модуль sreya (часы, позволять, xi1, xq1, corrouti1, corroutq1, corrouti2, corroutq2, corrouti3, corroutq3, corrouti4, corroutq4, corrouti5, corroutq5);
Input Clock, Разрешить;
вход [4:0] xi1;
вход [4:0] xq1;
Мощность [9:0] corrouti1, corroutq1;
Мощность [9:0] corrouti2, corroutq2, corrouti3, corroutq3, corrouti4, corroutq4, corrouti5, corroutq5;
REG [4:0] xi2, xi3, xi4, XI5;
REG [4:0] xq2, xq3, xq4, xq5;
Всегда @ (posedge часов) начинаются
назначить xi2 = xi1;
назначить xq2 = xq1;
конец
Всегда @ (posedge часов) начинаются
назначить xi3 = xi2;
назначить xq3 = xq2;
конец
Всегда @ (posedge часов) начинаются
назначить xi4 = xi3;
назначить xq4 = xq3;
конец
Всегда @ (posedge часов) начинаются
назначить XI5 = xi4;
назначить xq5 = xq4;
конец
корр corr1 (. Clock (Часы),. Enable (включить),. XI (xi1),. Хо (xq1),. Йи (corrouti1),. YQ (corroutq1));
корр corr2 (. Clock (Часы),. Enable (включить),. XI (xi2),. Хо (xq2),. Йи (corrouti2),. YQ (corroutq2));
корр corr3 (. Clock (Часы),. Enable (включить),. XI (xi3),. Хо (xq3),. Йи (corrouti3),. YQ (corroutq3));
корр corr4 (. Clock (Часы),. Enable (включить),. XI (xi4),. Хо (xq4),. Йи (corrouti4),. YQ (corroutq4));
корр corr5 (. Clock (Часы),. Enable (включить),. XI (XI5),. Хо (xq5),. Йи (corrouti5),. YQ (corroutq5));
ENDMODULE

 

[echo47]

Трудно догадаться, что случилось, не видя 'корр' или испытательном стенде.

В вашем тренажере, попробуйте показаны все сигналы внутри одного из неработающих модулей.Это должно показать вам, что является причиной проблемы.
Последняя редакция echo47 Март 06 2008 13:10; редактировалось 1 раз в общей сложности

 

[achandra]

Вы ищете на выходах после достаточного количества часов?Если нет, я думаю, у не будет получение результатов, потому что: для каждого модуля входов необходимо прийти после перехода от регистра, так что второй модуль выходе появляется такт после первого модуля вывода и аналогично для остальных модулей тоже.