писать на Verilog .....

[Guru59]

Привет всем,

Я застрял в одном месте в письменном виде Verilog кода кода VHDL Дано:

Z <= '1 ', когда (= '0') и (B = '0 ') и
(C = '0 ') и (D = '0') и
((E = "000" и F = '1 ') или (г / = "000"))

другое '0 ';Как мы можем выразить когда .. зе в Verilog.

 

[aji_vlsi]

Guru59 пишет:

Привет всем,Я застрял в одном месте в письменном виде Verilog кода кода VHDL Дано:Z <= '1 ', когда (= '0') и (B = '0 ') и

(C = '0 ') и (D = '0') и

((E = "000" и F = '1 ') или (г / = "000"))другое '0 ';Как мы можем выразить когда .. зе в Verilog.

 

[Guru59]

Спасибо за это AJI

Но я хотел бы знать, что, как писать то же самое в VERILOG

спасибо

 

[ankit12345]

В Verilog ...... один способ написать это ....

Если ((= 0) & & (B = 0) & & (C = 0) & & (D = 0 )&&(( E = 0 & & F = 1) | | (G! = 0)))
Тогда Z <= 1;
другое Z <= 0;

Я думаю, ур FRM Sathyabama .... это?

 

[aji_vlsi]

Guru59 пишет:

Спасибо за это AJIНо я хотел бы знать, что, как писать то же самое в VERILOGспасибо