параллельных блоках в Verilog

[Guest]

Привет

Какая разница между параллельными блока и блока с последовательным неблокирующего задания?

Иными словами есть ли параллельные функции, которые не могут быть осуществлены с неблокирующего заданий внутри блока последовательного и требует параллельного блока?Спасибо и рассматривает

 

[avimit]

Привет,
1.В принципе, вы можете делать все рода parallism используя только блокирование или только на блокирование назначений.
2.параллельных блоках?Что вы пытаетесь обратиться к?Я думаю, вы имеете в виду 'присвоить' заявления?или вы имеете в виду всегда говорю 2 блоков или 2 первоначальные блоки или смесь из двух?PLS указать
последовательных блока: Я думаю, вы имеете в виду код, написанный внутри "первоначального" или "всегда" блоками?, опять вы можете есть все виды параллелизма с использованием либо блокирования или неблокирующего заданий.Однако оно не может быть рекомендовано способ делать вещи.
Не знаю, правда, если у меня есть вы правы, если не разработать PLS
Kr,
Ави
http://www.vlsiip.com

 

[Guest]

Thx avimit для ответа

По блоку параллельно я имею в виду блок указывается ключевым словом вилка вступить в Verilog.
И путем последовательного блока я имею в виду блок указывается ключевым словом начаться в конце Verilog.

Я думаю, что любое поведение требующих параллелизм может быть реализован через последовательный блок с неблокирующего заданий в нем.И, следовательно, не ясно, о необходимости параллельных блоков в Verilog.Похоже, они являются излишними.

 

[avimit]

Я говорю только о RTL, т.е. synthesizeable код.И я бы еще стоять то, что я сказал.
В отношении настоящего времени поведенческих моделей, я furthur обыкновение говорить, как это не мой домен. #
Kr,
Ави

 

[Guest]

Таким образом, вы имеете в виду, что параллельно блока определяется вилкой и присоединиться к ключевым словам, не синтезируемых?Если нет, то это означает, что параллельно Блок предназначен для моделирования только.

 

[avimit]

Да, вилочные присоединиться насколько я знаю, для имитационного моделирования только.Но я больше чем в VHDL Verilog, так что если кто-то читал это можно проверить мои утверждения, я был бы счастлив
Kr,
Ави
http://www.vlsiip.com

 

[Guest]

ОК, avimit

Параллельных блока в Verilog действительно unsynthesizable и используется для моделирования целей.Наконец, я бы выяснить этот вопрос для меня.Я сделал несколько экспериментов с симулятором ModelSim, старался все 4 имеющихся комбинаций 2 рассматривается Verilog конструкций: параллельные / последовательные блоки и блокировка / неблокирующего заданий.И вот результаты:

1.Последовательная блока с блокировкой Задания
С заявлениями в последовательном блоке обрабатываются в порядке, они указаны.Заявление осуществляется только после его предыдущего заявления завершает выполнение.Если указан случае задержки или пультом управления, то по отношению к моделированию, когда предыдущее заявление, в блоке завершила выполнение.2.Последовательная блока с неблокирующего Задания
Если нет регулярных задержек определен, то правая выражения всех неблокирующего заявлений оценивается то Задания выполняются в соответствии с внутригосударственным уступки задержками.Если регулярный контроль задержку определен, то порядок выполнения неблокирующего заданий определяется регулярного контроля задержки.3.Параллельно блока с блокировкой Задания
В случае параллельных блоках все заявления, начинают выполнять в момент времени 0.Однако
Последовательность выступлений по-прежнему принимаются во внимание.То есть переменные, используемые в каждом последующем заявлении принимать значения возложенных на них в предыдущих заявлениях.

4.Параллельно с блоком неблокирующего Задания
В этом случае все заявления начала выполнять в момент времени 0 и правого выражения всех заявлений оценивается сразу же при условии, что нет регулярных задержек.Это означает, что переменные, используемые в каждом последующем заявлении, не иметь значения, возложенные на них в предыдущих заявлениях.

Такое резюме всех этих случаях можно сказать, что, блокируя / неблокирующего заявления оно контролируется ли значения переменных, выделенных им в предыдущих заявлениях используются в последующих заявлениях или нет.И, последовательное / параллельных блоках она контролируется ли моделирования времени по отношению ко времени, когда предыдущее заявление завершили его исполнения или до момента, когда
был введен блок.

 

[avimit]

привет,
Ну, хорошо, чтобы прочитать свои результаты.Но, как я уже сказал, все эти realted для моделирования, а не синтеза.И я по-прежнему стоять то, что я сказал ранее, что касается синтеза.
Kr,
Ави