определить часы в моем случае?

[laughlatest]

Привет, всем:

Часы в моей конструкции является:
Внешний вход CLK0 может быть 32МГц или 64MHz, которые выбираются с clk_sel PIN-кода.
CLK0 проходит через PLL стать 64MHz CLK1.

Затем с помощью clk_sel либо CLK1 или CLK0 выбран в качестве CLK2, который служит в качестве корневой системой часы.Диаграмма иллюстрирует, как показано ниже.
CLK0 -> PLL -> CLK1;
CLK2 = clk_sel?CLK1: CLK0;

Тогда как определить препятствия о часах?
Должен ли я использовать set_case_analysis установить clk_sel 0 или 1, и выполняет анализ по отдельности?

С другой стороны,
Есть ФАП и MUX между CLK0 и CLK2 в случае clk_sel = 1, тогда как только MUX в случае clk_sel = 0, так что различные определения input_delay Может быть, для этого необходимы два случая?

Спасибо заранее!
laughlatest

 

[kulyapinav]

Привет,

Я не знаю, о движении Сводка, но вы должны использовать set_clock_latency вместо input_delay для часов в Encounter основанные потока.

Следующий вопрос: "Какое место в сутки корень?".Ответ зависит от выбранного archirecture.Вы cotstraint любой выход булавки?Я хочу сказать, есть ли у вас система внешней синхронизации, который должен работать с Die (используются те же часы на чтение из умереть)?Если нет, то вы можете использовать PLL-выход (или MUX выхода) в качестве корневого генерируемых часы.

Если ответ "да", часы дерево может быть более сложным.

Могли бы вы предоставить больше информации о целой системе, которая использует ваш умереть?

PS Multiplexed часы очень часто используются, поэтому постарайтесь, чтобы оно Google (например: http://www.altera.com/search?output=xml_no_dtd&sort=date% 3AD% 3AL% 3Ad1 клиент & = & www_frontend параметра proxystylesheet = www_frontend & IE = UTF-8 & OE = UTF - 8 & сайт = WWW & Q =% 20clock MUX)

 

[laughlatest]

Привет, kulyapinav:

Спасибо за вашу доброту.

Конечно, моя чип имеет в предоставлении справочных выборки часы наружная реклама и DA.Но часы также поставляется с выхода MUX, хотя и не самой входной часы.
Я Wonder ли этот факт упрощения задачи в некоторой степени.

Если я выбираю выходной MUX как часы корень, то каким инструментом синтеза будет обрабатывать путь от CLK0 (CLK ввод PIN-кода) для вывода MUX?
(Для сравнения, PLL исходит от 3-й участник ИС, MUX является специальной клетке для часов мультиплексирования отбор происходит от поставщика библиотеке технологии).
И в этом случае, как использовать set_clock_latency?

Спасибо заранее
laughlatest

 

[kulyapinav]

Привет,
Вы не должны пропустить CLK порта на всех.
Я имел в виду следующее:
create_clock имя CLK0 [get_ports CLK] ....
create_generated_clock \
имя CLK1 \
источника [get_ports CLK] divide_by-1 \
-master_clock [get_clocks CLK0] \
-добавьте [get_pins ФАПЧ / OUT]
set_case_analysis 1 [get_ports PLL_selection]
set_clock_latency $ some_nubmer CLK0
set_clock_latency $ some_number CLK1

Она должна работать на FE.И если это работает для вас, вы могли бы использовать PLL выходной контакт как корень дерева во время CLOCK Back-End, а должна включать в себя PLL макроса в физической (распространяется) Часы Tree.

 

[laughlatest]

Привет,

Спасибо большое.
Я думаю, что Ваше предложение будет работать на меня в случае clk_sel = 1.Я просто попробовать.
Один вещь должна быть уточнены: В моей конструкции, PLL используется в два раза тактовой частоты.
Когда clk_sel = 0, CLK0 является Clock 64MHz и использовать в качестве системных часов непосредственно,
когда clk_sel = 1, CLK0 является 32МГц часы и переведен на 64MHz по PLL, затем используются в качестве системных часов.

Тем не менее, я почему это PLL выходной контакт, а контактный выходной MUX,
, который будет использоваться в качестве корня CTS.
Как вы знаете, в случае clk_sel = 0, PLL выходной контакт не используется в любом случае!

А также в ваше предложение, то почему там не нужны "set_case_analysis 0"?

С уважением

 

[kulyapinav]

Цитата:

Тем не менее, я почему это PLL выходной контакт, а контактный выходной MUX,

, который будет использоваться в качестве корня CTS.

Как вы знаете, в случае clk_sel = 0, PLL выходной контакт не используется в любом случае!

 

[laughlatest]

Привет, kulyapinav

Большое спасибо!
Теперь я думаю, у меня к понимаю Ваше предложение корректно.
Сосредоточение внимания на оптимизацию пути с PLL представляется целесообразным для меня.

Сотовый MUX (MUX2CK) происходит от библиотеку поставщиков, и конкретные часы для коммутации,
Поэтому я думаю, мне нет необходимости беспокоиться об этом.

Но когда речь заходит о связи между часами и латентности стоимости группы,
На самом деле, я не знаю много о it.Would пожалуйста, дайте мне кратко и четко
объяснение?

С уважением

 

[iwpia50s]

laughlatest, вы можете задать ваши часы на MUX продукции, но как вы исправить убили перед MUX?Вам действительно нужны CTS инструментом, который может обрабатывать многомодовое.Вы должны смотреть в эксплуатацию Azuro's powercentric, он может часами баланса в обоих режимах.

Кстати ли ваша PLL имеют сроки модели со всеми дугами определены сроки?Если так, то вы должны иметь возможность просто определить CLK0.

 

[laughlatest]

iwpia50s,

Спасибо.
Мой проект является Netlist Выход из проектов, быть задачей является внешние источники по 3-House Party дизайн,
, которые предоставляют нам Lib технологии, а также PLL IP и др.
Так что я просто удивляюсь, могу ли я упростить мою задачу FE насколько это возможно, и нажимаем вещей
быть.Во всяком случае, они эксперта для борьбы с такими вещами .^-^.
Может быть, я просто слишком оптимистично о нем.

Согласно моему пониманию, я, возможно, нет необходимости обеспечения баланса часы в двух режимах:
потому что они не использовались в то же время.
Если все ввода / вывода связаны с выходом MUX, так почему должна баланс между часами в двух
Режимы заботу о?

B & R
laughlatest

 

[kulyapinav]

Привет iwpia50s,
На самом деле выше timimg ограничений (часы корень определен в выходной или PLL MUX выходных) вполне приемлема для Ве (я использую этот поток часто. Я использую Cadence Encounter БЫТЬ набора инструментов). Вы можете легко исправить убил ДО мультиплексирования через max_transition использования ограничений .

Привет laughlatest,
Часы латентности это задержка часов дерева (дерево из буфера и инвертор клеток).Часы Дерево sinthesizer Программа пытается уравнять всех местных латентность (задержка с часами корень каждого FF) таким способом, так CLK Сигнал поступает все ТФ в то же время.Несоответствие в местных задержками, косо или неопределенности параметров.Таким образом, если Косые = 0PS, часы прибывает все ТФ в то же время (глобальные Latency = каждое местное время ожидания).
reg2reg стоимость группы
Регистр-регистр адреса были абсолютно independed на задержку.В случае, если косой! = 0, reg2reg пути данных зависит от косого значения и не зависят от латентности (это каждый просто: ABS (запуск часами опоздания - задержка cupture часов) = Косых).

Входной-регистр стоимости группы
Эта стоимость группы является особым случаем reg2reg (наследует общую парадигму reg2reg) - запуск значения часы задержки на вход колодки / порта задержка, а затем часами дерева местные задержки.В такой способ, так что у вас есть только захват ФФ и входной порт является эквивалентом запуска FF

регистр-выходной стоимости группы
Это особый случай reg2reg тоже, но у вас есть запуск ФФ и выходной порт вместо того, чтобы захватить FF

Таким образом, можно очень легко экстраполировать reg2reg расчет установку медли с in2reg и reg2out стоимости группы.