обнаружения сбоев

[sam536]

Привет,
Я как схема прилагается здесь.Есть ли какие-либо образом, мы можем выяснить, сбой в curcuit RTL помощью трубы / конформных / Дебюсси и т.д. Я ищу схеме, чтобы увидеть моего дизайна, где все может произойти сбой.

Проблема:
Есть три FFS (FF1, FF2, FF3).FF1 ведет с clk1 и FF2 и FF3 едут с CLK2.Вклад в FF3 от FF2 а также FF1, как показано на рис.Можно ли найти такого типа в RTL и сообщить ему каких-либо инструментов.

Ценят Ваши материалы.

Привет,
Сэм
Извините, но Вы должны Войти для просмотра этой привязанности

 

[Guest]

Это "сценарии часов домена Перекресток" ...
Вы можете использовать & Spyglass свои часы домена или правил пересечения
0 наставника в CDC для анализа таких цепей ...0 в ЦКЗ делает очень анализа ...оно имеет кучу построен в правилах, которые предназначены для часов домена пересечения проверки ...

Хариш -

 

[sam536]

Хариш, Спасибо за ваши материалы.
Мой вопрос заключается не в отношении пересечения часы домена.Мне необходимо знать, как узнать, глюки, как показано на рисунке.Сигнал, поступающий с reg1 и reg2 объединяются и ведущий навстречу reg3.Мне необходимо знать, каких-либо инструментов в состоянии найти выход / генерировать схемы для этого.

Привет,
Сэм

 

[ashgun]

HI

Вы не можете иметь такой тип дизайна в реальной конструкции.

В часы домена прохождения сигнала при переходе от одного домена на часы другой не может пройти через Комбинаторные логики.

Она должна зарегистрирован сигнал.

 

[sam536]

Благодаря ashgun.Да Вы corrct.Но вопрос есть ли способ найти glitchy EDA логики с использованием инструментов, которые приводятся в schematicc?.

- Сэм

 

[khplnarayana]

Я думаю, Clock_glitch04 правило, в SpyGlass должны иметь возможность поймать такую ситуацию, у них есть другие глюк ловли правила.Эти правила являются частью SpyGlass-CDC.

Привет,
Нараяна