нужен простой исходный код

[farrokhiyan]

Привет всем,
Я новичок в VHDL.Мне нужен простой исходный код для цифровой интегратор в VHDL который synthesizable на FPGA.Вы можете мне помочь?

tnx.

 

[FvM]

Код:

библиотека IEEE;

Использование ieee.std_logic_1164.all;

Использование ieee.numeric_std.all;организация является signed_integ

непатентованных

(

DATA_WIDTH: природные: = 8

);

порт

(

CLK: в std_logic;

сброс: в std_logic;

A: в подписанных ((DATA_WIDTH-1) downto 0);

Результат: подписанное буфера ((DATA_WIDTH-1) downto 0)

);

целью организации;Архитектура RTL в signed_integ является

начинать

процесс (CLK, сброс)

начинать

если сбросить ='1 ', а затем

результат <= (другие =>'0 ');

elsif rising_edge (CLK), а затем

результат <= результат A;

End If;

окончания процесса;

конец RTL;