напряжение питания вариации

[ramaswami]

привет всем,
Я имею в архитектуре и verilog коды для всех блоков, что в арку.
если я хочу выполнить несколько напряжения techq на то, что инструмент
позволит варьировать VDD выяснить задержки при более низких или более VDD

 

[tariq786]

Вы должны сделать HSPICE моделирования, сделать это.Для этого вам необходимо конвертировать ваши verilog замыкания на HSPICE формат, который может быть ручная работа.После того как вы сделали это, то свой кусок пирога.

 

[mehrdadfeller]

Каков размер вашего дизайна?
Вы можете конвертировать ваш дизайн после синтеза на HSPICE netlist автоматически с помощью Каденция IC6.1.Как только вы получите netlist, просто измените VDD и моделировать ее.Если конструкция имеет более
10000 транзисторов,
то HSPICE может занять длительное время.

Кроме того, вы можете сделать новую библиотеку для синтеза / карта с измененными задержки получить в индивидуальном моделировании клеток в библиотеку для различных VDDs.Последнее решение немного сложнее.

Мехрдада

 

[ramaswami]

mehrdadfeller писал:

Каков размер вашего дизайна?

Вы можете конвертировать ваш дизайн после синтеза на HSPICE netlist автоматически с помощью Каденция IC6.1.
Как только вы получите netlist, просто измените VDD и моделировать ее.
Если конструкция имеет более 10000 транзисторов, то HSPICE может занять длительное время.Кроме того, вы можете сделать новую библиотеку для синтеза / карта с измененными задержки получить в индивидуальном моделировании клеток в библиотеку для различных VDDs.
Последнее решение немного сложнее.Мехрдада