может кто-нибудь сказать мне разницу между VHDL и Vrilog,

[guwen517]

Я новее в этой области, может кто-нибудь сказать мне, какие преимущества они имеют отдельно??
на каком языке я должен учиться,
для некоторых компаний использованием VHDL, другие используют vrilog, я очень запутанной.
спасибо

 

[brmadhukar]

Не так много.
U можно использовать как для работы же.
VHDL более популярной и смысл FUL учиться

 

[eltonjohn]

Verilog или VHDL ..?
Оба языка имеют эквивалента .. в смысле, что вы можете делать то же самое ..Логика и СИНТЕЗЕ МОДЕЛИРОВАНИЯ .., и вы можете конвертировать из одного к другому ..

Verilog имеет менее constrainted SYNTAX .. это мало, как C ..данных типов очень мало ..Но довольно!!

VHDL является язык, который был задуман для описания электронного оборудования и других механических систем ..В этом смысле VHDL это немного сложнее
потому что вы должны определить или заниматься больше типов элементов. Поэтому это немного больше, как Ада.Но для того, чтобы uderstand язык не очень сложный либо.,,.Проблема в обоих языках, чтобы узнать, как выразить то, что вы хотите делать на этом языке. Что там, где она занимает некоторое время, чтобы получить достаточно INSIGHT на обоих языках.
Я начал с Verilog и сейчас я только VHDL только я не чувствую, как я потерял некоторое преимущество в verilog или это было крупным достижением, чтобы узнать VHDL ...они ЭКВИВАЛЕНТНОГО ..Но я думаю, что VHDL настоящее время более широко ..если ibuy EVAL советы, примеры, прийти в VHDL ..исследования диссертации в основном делается в VHDL VHDL я вижу чаще, везде этого дня.

 

[videohu]

VHDL и Verilog только языки.Они оба делают аппаратные разработки.Если у вас есть backgrounding на языке C, вы найдете его легко освоить Verilog.В будущем, verilog более популярным.

 

[Guest]

VHDL старше и более создан.Verilog новее.
Самый популярный стандарт VHDL.Не потому, что он лучше, а потому,
что он старше и более создан.Вы можете увидеть, как "С" и "Паскаль" (или Delphi).

VHDL более чем лексических Verilog, таким образом, чтобы достичь той же вещи, вы должны набрать больше материала.А 100KB из VHDL текст исходного файла может быть эквивалентно 50 ~ 75K в Verilog исходный файл.

VHDL является в первую очередь, когда некоторые организации хотели способ выразить аппаратные функции языка.Verilog делать то же самое, но было принято после многих лет новых открытий и исследований.Например, FPGA, не существует или была трудная, когда существовали VHDL.Когда был verilog Борд, ASICS и FPGA были намного более доминирующей.В результате, Verilog есть синтаксис, чтобы выразить более низкого уровня функции, как ворота уровня моделирования на примере.VHDL является более высоком уровне, хотя некоторые из расширений, которые были добавлены, чтобы на более низком уровне, хотя это еще не так низкого уровня, как Verilog.

Однако,
есть одна вещь, что отсутствие Verilog, VHDL, что имеют, это библиотека.В VHDL, вы можете создавать библиотеки, где в verilog, вы не можете.В Verilog, нужно иметь все исходные файлы и вновь собрать все каждый раз.Например, если вы использовали кучу исходных файлов описания основных IP в одном проекте, и необходимости использования основного проекта в другой, вам необходимо перевозить и сохранять все эти исходные файлы.

Некоторые говорят, что большинство дизайнеров FPGA использования VHDL, где дизайнеры ASIC использование Verilog, хотя там всегда исключения.

Если вы не знаете как, но знаком с программированием languare вроде 'C',
а затем Verilog будет гораздо проще, чем изучать VHDL,
поскольку Есть много сходства с языком программирования.

Пример 4 1 мультиплексор:

VHDL:

Код:библиотека IEEE;

Использование IEEE.std_logic_1164.all;

Использование IEEE.std_logic_unsigned.all;организация является if_ex

порт (SEL: в STD_LOGIC_VECTOR (1 downto 0);

A, B, C, D: в STD_LOGIC;

MUX_OUT: из STD_LOGIC);

конец if_ex;Архитектура поведения в if_ex является

начинатьIF_PRO: процесс (SEL, A, B, C, D)

начинать

если (SEL = "00"), то

MUX_OUT <= A;

elsif (SEL = "01"), то

MUX_OUT <= B;

elsif (SEL = "10"), то

MUX_OUT <= C;

elsif (SEL = "11"), то

MUX_OUT <= D;

еще

MUX_OUT <='0 ';

End If;

окончания процесса;конец поведения;

 

[DrDolittle]

Главное различие заключается в VHDL используется на отраслевом уровне, а Verilog используется в высших учебных заведениях.
Verilog более легче узнать о том, что VHDl.There много книг по этим темам в EDA.As список многочисленных IAM обуздать дать link.Make поиска, и вы найдете more.Sorry за это.

Привет
drdolittle

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Улыбка" border="0" />

 

[Guest]

в verilog это проще для начинающих использовать, то лучше понять.После того, как вы хороши в verilog вы найдете VHDL и verilog Наиболее же ожидать некоторых ключевых слов и грамматических

 

[spauls]

VHDL является Ада основе и является VErilog C основанный язык,
VErilog просто научиться

 

[vibhute_r_p]

verilog создаст множество проблем в симуляции, если вы не decleared порт направления сетей
И правильно.

VHDL даст разработку времени ошибка в данном случае