кусок кода verilog быть переведены на VHDL

[neocool]

Как бы вы перевести этот кусок кода из Verilog на VHDL:

рег slck_en;
рег [4:0] count32, count1x;
.
.
.
slck_en <= (count1x == 5'b10010);

===============
Ниже перевод не проходит проверки синтаксиса:
slck_en <= to_bit (count1x = "10010");
если это slck_en типа бит и count1x является std_logic_vector (4 downto 0);Спасибо
neocool

 

[Guest]

neocool писал:

Как бы вы перевести этот кусок кода из Verilog на VHDL:===============

Ниже перевод не проходит проверки синтаксиса:

slck_en <= to_bit (count1x = "10010");

если это slck_en типа бит и count1x является std_logic_vector (4 downto 0);Спасибо

neocool