какая схема делает эти verilog код для sythesized?

[triquent]

1) Какие схемы будут обобщены в?
Модуль AA (CK, R1, R2)
ввод CK;
вывод R1, R2; р-R1, R2;
всегда @ (posedge CK) начать
R1 <= r2;
r2 <= R1;
конец
endmodule
2) Какие комбинационных схем будет sythesized в?
Модуль BB (A, B, X)
ввод А, В;
х производства; р-х;
всегда @ (А или В) начала
X = функции (а, б);
конец
Функция функции;
ввод А, В;
если (а)
функ = B;
endfunction
endmodule

3) и 4), они будут обобщены в той же цепи?какие схемы они будут обобщены в?
3) всегда @ (D или R1 и R2) начать
R1 = D;
R2 = R1;
конец
4) всегда @ (D или R1 и R2) начать
R2 = R1;
R1 = D;
конец

Какая книга хороша для изучения синтеза?

 

[eda_wiz]

1) 2 этап смены р с о / р, связанных с I / P .....
2) и ворота
3
И 4 будет синтезировать в чистом ..
как присвоить r2 = D;

 

[nand_gates]

Книга узнать синтеза.

Verilog HDL Синтез практический грунтом
J. Bhaskar

Также Вы можете обратиться в Synopsys DC Руководства

 

[triquent]

Где я могу найти Synopsys DC руководства?
nand_gates писал:

Книга узнать синтеза.Verilog HDL Синтез практический грунтом

J. BhaskarТакже Вы можете обратиться в Synopsys DC Руководства

 

[triquent]

Я попытался с Synopsys DC компилятора.
Я думаю, в основном вы правы.
Одним из интересных, но я нашел для (2) заключается в том, что, когда я установить различные препятствием я получил разные результаты.один и ворот, как то, что вы сказали.Другие два, не ворота, а затем NOR ворот.Как мне узнать, какой из них лучше?

Кроме того, за 3
И 4, это означает, что они одинаковы.однако 4) выглядит более Wired.Почему люди должны синтезировать провода?Я не думаю, в его практическом применении.
whizkid писал:

1) 2 этап смены р с о / р, связанных с I / P .....

2) и ворота

3 И 4 будет синтезировать в чистом ..

как присвоить r2 = D;

 

[triquent]

Кроме того, когда ребята doyou сделать совместное использование ресурсов,
то лучше пусть синтеза инструмента решать, когда использовать его bassed ограничение по дизайну?
значение "х" и "Z" имеют один и тот же режим в случае филиалов за "casex" в ходе моделирования и обобщения?

 

[tavidu]

Dont использовать функции, когда пишут synthesiable verilog код, просто замените его с модулем.
Если писать код, вы должны знать, какие схемы будет сгенерирован.
Мне нравятся простые verilog sentance.

 

[niuniu]

это meanless играть с verilog о том, что угол дело.фактически, вы должны сначала, как каждый synospys учебных научит вас, думая, в аппаратной,
а затем написать код, чтобы выразить Вам мысли.

Так что не угадать, какие DC будет синтез этих кодов,
сначала спросите себя, чего хотите, и найти стандартный способ записываем зависеть от вас synthsis инструментов.

эти уловки только полезна при проверке только.это плохой стиль кодирования, использовать их в реальных проектах.

 

[floatgrass]

Запомните: просто лучший.писать код же причине.

 

[triquent]

Я беру обобщение класса сейчас.на эти вопросы от профессора.Он дает нам в качестве домашнего задания или практикой.
niuniu писал:

это meanless играть с verilog о том, что угол дело.
фактически, вы должны сначала, как каждый synospys учебных научит вас, думая, в аппаратной, а затем написать код, чтобы выразить Вам мысли.Так что не угадать, какие DC будет синтез этих кодов, сначала спросите себя, чего хотите, и найти стандартный способ записываем зависеть от вас synthsis инструментов.эти уловки только полезна при проверке только.
это плохой стиль кодирования, использовать их в реальных проектах.

 

[tukken]

1.shift обл
2.защелка
3.не равны