G
giggs11
Guest
Привет всем,
Я пытаюсь выходных данных дизайн я реализован на Altera APEX ПЛИС.Когда я анализирую данные, которые выводятся из PIN-кода, как представляется, искажения и данные выводятся, что это неправильно.Данные, связанные с выходом подушечки булавки непосредственно из реестра.Таким образом, можно предположить стабильный часы между ребер.
Мой вопрос: может быть шум из-за ввода-вывода стандартных я использую, которая LVTTL.Может быть улучшено, если я использую LVCMOS или иного стандарта.Есть в любом случае за счет снижения риска данные искажаются, когда время выводится из чипа FPGA.
Спасибо заранее.
Я пытаюсь выходных данных дизайн я реализован на Altera APEX ПЛИС.Когда я анализирую данные, которые выводятся из PIN-кода, как представляется, искажения и данные выводятся, что это неправильно.Данные, связанные с выходом подушечки булавки непосредственно из реестра.Таким образом, можно предположить стабильный часы между ребер.
Мой вопрос: может быть шум из-за ввода-вывода стандартных я использую, которая LVTTL.Может быть улучшено, если я использую LVCMOS или иного стандарта.Есть в любом случае за счет снижения риска данные искажаются, когда время выводится из чипа FPGA.
Спасибо заранее.