изменение сигнала в VHDL

[Alexz]

Как обнаружить std_logic_vector изменения?
Я вижу, я не могу использовать изменение " '" атрибутов, поскольку она не синтезируемых.

 

[m_kartik]

что вы можете сделать это, задержка сигнала на 1 такт, и затем выполнить XOR с задержкой сигнала

Давайте предположим, что у вашего std_logic_vector и f1_y быть задержка сигнала

detect_change <= Y f1_y XOR;

всякий раз, когда происходит изменение в у, будет импульса на detect_change

надеюсь, что это поможет ...

 

[Alexz]

Как я буду делать задержки?

 

[m_kartik]

Вот пример кода ...

ПРОЦЕСС (CLK, RST)
BEGIN
ЕСЛИ (RST = '1 ') THEN
f1_y <= (OTHERS => '0 ');
ELSIF (clk'EVENT И CLK = '1 ') THEN
f1_y <= Y;
END IF;
Завершить процесс;

f1_y задержки сигнала Y

 

[Alexz]

Значит, я должен проверить, погода f1_y = Y в ином праве процесс?

 

[m_kartik]

нет не нужно, чтобы поместить его в другом процессе, который будет делать другой задержка такт ...

detect_change <= Y f1_y XOR;
Вы можете сделать это вне рамок процесса

 

[nee_naresh04]

поставить еще один процесс в Уре программы, как

процесс (Anai)
C <= и анайcкой;
конце процесса;

Anai где это логика вектора U определена .. и выберите "<= '1 '" .. соблюдать C на выходе положить ...