# задержки в RTL

V

vlsi_fanatic

Guest
привет,
может кто-нибудь сказать мне, как модель задержки в RTL?

спасибо

 
Получил эту бумагу.
http://www.sunburst-design.com/papers/CummingsHDLCON1999_BehavioralDelays_Rev1_1.pdf
Существуют некоторые другие полезные документы по www.suburst-design.com.Привет,
Jarod

 
Привет vlsi_fanatic,

Я не уверен, что на самом деле у спросить.

В Verilog и модель RTL задержка в этом так:---------------------------------------------
Всегда @ (posedge часы)
B <= # 1; / / для синхронных дизайнназначить C = B; / / для асинхронных дизайн

------------------------------------------

Вы увидите, B = A и C = B на 1ns задержка после posedge часы.Этот код является еще синтезируемого, # 1, будут игнорироваться инструментов синтеза, так как это не фактическая задержка phsically.Надеюсь ответа ур сомнений.

привет,
умный

 
# задержка будут игнорироваться синтез инструмента, как U-Саид.Но если я хочу некоторые задержки то как я могу это сделать?

 
vlsi_fanatic пишет:

# задержка будут игнорироваться синтез инструмента, как U-Саид.
Но если я хочу некоторые задержки то как я могу это сделать?
 
# задержки необходимы в RTL, когда в проектах поведенческие модели не-цифровых схем, например, памяти.В памяти модели поведения могут быть сконфигурированы так, держать, восстановление и другие проверки сроков.Единственным способом обеспечения этого требования сроки является использование # задержка.
Еще одно преимущество наличия # задержки, проверки Дизайн сигналов стало легче.

 
Это не задержка в RTL.Вы можете добавить Тело буфера в цепи, если вы хотите некоторые задержки в процессе синтеза.

 
Привет, marksile

Только synthesisable кодирования RTL не оперативное задержки.

Почему добавить буфера во время синтеза??

 
Привет Спасибо за ответы, но рассмотреть эту ситуацию.Я моделирования движения сигнала.Задержка РР и GY задержка не могут быть одинаковыми.Так как же это модели?Я имею в виду, если обе красные огни могут быть только таким, пусть х единицах времени.и G к Y принимает у единиц времени.Как эта модель?

 
Привет VLSI фанатиком,
для достижения точного задержки запуска счетчика и после достижения U Ur не требуется тактов, приближенные changes.its сделать простой, но я не знаю ли я ответила вопросом ур.

 
Вы должны использовать не-блока задержки форме, не связанных с блоком оценки, а
Y <= # задержка A B;
и использовать блок задержки в форме блока оценку или присвоить, а
# задержка Y = A B;
Если нет, то вы можете встретиться с проблемой в некоторых тренажеров.

 
Правильным путем к достижению точного задержки помощью счетчика.В вашем примере вы можете использовать один couter, когда значение достигает х это может вызвать событие (R на R), когда оно достигает у причинить другому событию (G к Y).

 
RTL задержка не является поддержкой синтеза инструментов, но вы можете определить сроки задержки в сроках сдерживают файлов для синтеза и макет потока.

 
JesseKing пишет:

Вы должны использовать не-блока задержки форме, не связанных с блоком оценки, а

Y <= # задержка A B;

и использовать блок задержки в форме блока оценку или присвоить, а

# задержка Y = A B;

Если нет, то вы можете встретиться с проблемой в некоторых тренажеров.
 
Привет vlsi_fanatic,
Задержка игнорируются в синтезе.
В вашем случае, если вы хотите контролировать некоторые события, вы можете использовать счетчики.
Вы можете использовать государственную машину такой, что особое свет будет включение / выключение в некоторых частных, государственных переход может быть сделано с помощью счетчиков.
Например, государственная машина будет оставаться в состоянии "Green_state" за 100 clks и производительности труда "Green_out" будет утверждать в этом состоянии и так далее.

Привет,
Джитендра

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top