долгий булевых выражений

[layaghi]

Есть ли простой способ заменить долгое булевы выражения в VHDL с простыми обозначениями?

 

[nand_gates]

Один из способов заключается в разделении ур булевы выражения в подпункт выражения
как следует ...

Код:

expr1 = А или В или С или D;

expr2 = J или К, Р или Q;если (expr1 и expr2), то

.......

.......

End If;

 

[layaghi]

Спасибо
но в вашем предложил образом, круп выражение существует, и это просто WriteD на линии.Я хочу некоторая вещь, как Sigma обозначение суммы произведений или подобное.

 

[nand_gates]

В этом случае нет выхода!

 

[xstal]

привет,

Оптимизация логических выражений осуществляется с помощью двух методов
Разложении на множители
Flettening

В факторизацией выражение делится на более мелкие выражений к югу, как это предлагается уже на этом посту.
В уплощение, все возможные условия мин входят в выражение.

эти techtiques используются для оптимизации аппаратного обеспечения.
Порядок, в котором используются выше методов варьируется от случая к случаю.

ура,