два конвейерных АЦП проблем

[lhlbluesky]

Я разработал 10 бит 1,5 бит на стадии конвейерного АЦП, но у меня есть несколько вопросов:
1 \ TT, когда в углу, я использую источника постоянного тока с целью тестирования некоторых точках, она работает в основном хорошо, но когда в СС углу, за тот же вход, в связи с изменением Vref (Vref - Vref-), цифровой код выхода разные, и есть ошибки около 0,4%, это нормально?

2 \ ADC задержка потребности клетка для выравнивания вывода всех этапах; задержки ячейки (защелки), я использую структуру transgate плюс перекрестные связи инверторов inv1 и inv2, и з / л inv1 в четыре раза, что inv1 , когда в ТТ угол, он хорошо работает, может реализовывать функции задержки, но в СС coner, тем меньше бит каждого этапа не может работать хорошо, то почему? является Вт / л inv1 не является достаточно большим по сравнению с inv2? или другие причины?

PLS дать мне несколько советов о двух quesions.
спасибо.

 

[gunturikishore]

Если это Ваш первый вопрос, я думаю, что вы должны думать о своей проблеме на системном уровне.Я разработал 8-битный АЦП и трубопроводов Я же проблемы в отношении изменения выходного кода.Но мои работы системы зависит от относительного изменения кода, а не на абсолютные значения кода.Поэтому я могу легко игнорировать эту ошибку.

ADC производительность часто говорили относительно относительных ошибок, чем абсолютные ошибки.Так что должна быть исправной, на мой взгляд, если пока и INL DNL составляет менее одного LSB.

 

[lhlbluesky]

либо другим причинам? PLS.