в alera ППВМ

[Alexz]

Ниже приводится цитата из рекомендованных HDL Альтера's
Стили кодирования пункта 6:

"Альтера рекомендует вам дизайн без использования задвижки
когда это возможно ".

Что это значит?

 

[jcchan]

Двигатель Альтера сроков не может проанализировать.

 

[Alexz]

Но я все еще можете использовать его в дизайн я не могу?

 

[Guest]

Привет,

Вы можете реализовать промедление с помощью асинхронного путей обратной связи в вашем cobinational логики.Вероятно, у вас возникнут проблемы со временем моделирования.

Также необходимо рассмотреть вопрос о возможных проблемах metastablilty.Поэтому не используйте защелку и перевернутые защелки выходной одновременно.
Установка и удерживайте раза очень маршрутизации иждивенца и upredictable.

С synchronuos решениях вы можете легко предсказать все временные параметры в вашем дизайне.

 

[Alexz]

Какие недостатки, выполнив следующие действия защелка?

БИБЛИОТЕКА IEEE;
ИСПОЛЬЗОВАНИЕ IEEE.std_logic_1164.all;

лицо является замки
Порт
(
signalIn: в std_logic_vector (15 DOWNTO 0);
signalOut: из std_logic_vector (15 DOWNTO 0);
INEN: в std_logic
);
конец замки;

Архитектура latch_behaviour выдерживания является

начинать
signalOut <= signalIn когда INEN = '1 ';
latch_behaviour конца;

 

[Guest]

Alexz,

Это означает, что вы не разрешается implimet RS-то вроде триггера, а также асинхронные дизайн, все ваши хранения, необходимо синхронизировать с вводом часы.
Это не только Альтера, это в основном все поставщики ПЛИС ...

Удачи!!

 

[Guest]

Привет,

Большинство макросов архитектуры Cell поддерживают только шлепанцы не задвижки.Без этой поддержки необходимо реализовать задвижки с комбинационной логикой использования feeback путей.В этом случае ваш дизайн очень сроках и маршрутизации иждивенца и неэффективно.

Так что если вы действительно не нужно использовать регистры задвижки.Если вы используете технологию массива программируемой логики можно использовать leatches и регистры без ограничений