базы данных в ответ Xilinx не очень полезно

[deepa]

Эти ошибки я получаю во время бега АССАМБЛЕИ этапе осуществления частичного потока RECONFIGUARTION .. я пытался ответы базы данных для отладки,, но это Безразлично, кажется, работают из .......... пожалуйста помогите здесь !!!!! Запуск ДРК. ВНИМАНИЕ: PhysDesignRules: 367 - сигнал является неполной. Сигнал не диск любой нагрузке булавки в дизайне. ВНИМАНИЕ: PhysDesignRules: 367 - сигнал является неполной. Сигнал не диск любой нагрузке булавки в дизайне. ОШИБКА: PhysDesignRules: 10 - сеть полностью unrouted. ОШИБКА: PhysDesignRules: 9 - сеть лишь частично разгромлены. ОШИБКА: PhysDesignRules: 9 - сеть лишь частично разгромлены. ОШИБКА: PhysDesignRules: 9 - сеть лишь частично разгромлены. ОШИБКА: PhysDesignRules: 10 - сеть полностью unrouted. ОШИБКА: PhysDesignRules: 10 - сеть полностью unrouted. ОШИБКА: PhysDesignRules: 794 - Компонент reconfig/reconfig/vit_3/N2184 не помещается. ОШИБКА: Bitgen: 25 - 7 ДРК обнаружены ошибки и 2 предупреждения.

 

[EDALIST]

попытке открыть WEBCASE.

 

[Peter_L]

Привет Дипа, ты когда-нибудь выяснить, почему вы уходите все, что "полностью unrouted" ошибку? Как кто-то решить проблему, как это. Я также получаю эту ошибку.

 

[cheggy]

Уменьшить уровень логики в дизайн - попробовать что-то меньше. Может быть, программного обеспечения просто не может разместить и маршрута. Кроме того, забудьте о предупреждениях, они просто говорят, что два ваших сигналов ничего не делать (так что вы можете удалить их).

 

[kalyansrinivas]

Выше ошибки, потому что вы Arent вождения любой нагрузки, используя выше контакты просто удалить штифтов, которые Arent используется для логического проектирования

 

[xtcx]

[Цитата] ОШИБКА: PhysDesignRules: 10 - сеть полностью unrouted. [/ Цитата] Это связано с тем, что вы объявили IOB компонент как в дизайне так и в constrainst файлов, но вы may've не удалось загрузить, что с источником ... Если порта ввода-вывода определяется как OUT режиме , а в случае отказа, чтобы загрузить его, это ошибки и предупреждения появляются после процесса осуществления. Если вы начнете вождение loadless сигналов с источника, все эти ошибки исчезнут, я считаю .. Положите вашу обратную связь, если вещи действительно являются полезными С уважением [размер = 2] [COLOR = # 999999] Добавлена ​​через 5 минут: [/ цвет] [/ размер] [цитата = kalyansrinivas] выше ошибки, потому что вы Arent вождения любой нагрузки, используя выше контакты просто удалить штифтов, которые Arent используется для логического проектирования [/ цитата] Если вы просто удалите штифт определения в пользовательском файле ограничения, возможности, что дизайн может маршрута ввода-вывода для неназначенный порту хотя вы mayn't использовать этот контакт для вашей стороны, но это может повлиять на аппаратные иногда. Если вы решили не использовать порт, удалить как в УКУ, а также в вашем design.Because удаления IO из вашего файла ограничений не будет создавать любые ошибки, но это сделает дизайн назначить любого контакта, кроме точки УКУ к .... У меня таких проблем много времени (всегда задавался вопросом, почему иногда не связанные привел для моего проекта glew ) Поправьте меня, если я не прав!

 

[Peter_L]

Ваши сообщения были очень полезны, и я смог решить мою проблему. Я использую Xilinx Spartan3A DDR2 развития борту, и я очень новой для FPGA,. Я приложил сообщение об ошибке, Xilinx ISE была генерации. После прочтения ваших комментариев, я решил посмотреть на электрических схем для этой платы и выяснили, что LCD_E, LCD_RS, LCD_WS и LCD_DB (от 0 до 7) все IO портов. В моем коде VHDL, я определил их как выходные порты только. Я изменил эти порты ввода-вывода который решил проблему. Спасибо, что ведет меня в правильном направлении парней. Высоко ценится!