Сроки нарушение

A

altair_06

Guest
Привет ...

Можно ли мне помочь в расчистке этого времени нарушения.Эти нарушения, я получаю, когда я запускаю времени моделирования.Внимание!Сроки нарушение
$ Setuphold <setup> (posedge CLK: 4758 PS, posedge CE и и и (ce_clk_enable! = 0): 4394 PS, 510: 510 PS, -58: -58 PS);
Файл: / workspace/tools/xilinx8.2i_lnx86/verilog/src/simprims/X_SFF.v, строка 89 =
Область: test_sample_main.sample_main_u1. \ Sample_instance/h6 [8]
Время: 4758 PSВнимание!Сроки нарушение
$ Setuphold <setup> (posedge CLK: 4761 PS, posedge CE и и и (ce_clk_enable! = 0): 4359 PS, 510: 510 PS, -58: -58 PS);
Файл: / workspace/tools/xilinx8.2i_lnx86/verilog/src/simprims/X_SFF.v, строка 89 =
Область: test_sample_main.sample_main_u1. \ Sample_instance/h6 [1]
Время: 4761 PSВнимание!Сроки нарушение
$ Setuphold <setup> (posedge CLK: 4761 PS, posedge CE и и и (ce_clk_enable! = 0): 4359 PS, 510: 510 PS, -58: -58 PS);
Файл: / workspace/tools/xilinx8.2i_lnx86/verilog/src/simprims/X_SFF.v, строка 89 =
Область: test_sample_main.sample_main_u1. \ Sample_instance/h6 [0]
Время: 4761 PS

 

Welcome to EDABoard.com

Sponsor

Back
Top